JPH03214873A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH03214873A JPH03214873A JP969790A JP969790A JPH03214873A JP H03214873 A JPH03214873 A JP H03214873A JP 969790 A JP969790 A JP 969790A JP 969790 A JP969790 A JP 969790A JP H03214873 A JPH03214873 A JP H03214873A
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- 239000004973 liquid crystal related substance Substances 0.000 title claims description 25
- 239000011159 matrix material Substances 0.000 claims description 3
- 238000005070 sampling Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は液晶表示装置に関し、特に入力映像信号を所定
のタイミングでサンプリングしてこのサンプリングされ
た信号により液晶パネルの画素を駆動する構成の液晶表
示装置に関する。
のタイミングでサンプリングしてこのサンプリングされ
た信号により液晶パネルの画素を駆動する構成の液晶表
示装置に関する。
従来のこの種の液晶表示装置の一例を第５図に示す。
この液晶表示装置は、水平方向及び垂直方向にマトリク
ス状に配列された各色の複数の画素ＰＣと、水平方向ｌ
ライン分の画素を１ライン分ずつ順次選択するための複
数のゲートバスラインＧＢ１〜ＧＢｎと、選択された水
平方向１ラインの各画素ＰＣを順次駆動するための複数
のドレインバスラインＤＢＩ〜ＤＢ９とを備えた液晶表
示バネル１と、各ドレインバスラインＤＢＩ〜ＤＢ９と
対応して設けられ、供給される各色の入力映像信号Ｖ，
ｌ，Ｖｏ，Ｖ，をシフトレジスタ４ａ，４ｂからのザン
ブルホールドパルスＳＨ５１〜ＳＨ５５ＳＨ６１〜ＳＨ
６２によウ所定のタイミングでサンプリングして保持し
各ドレインバスラインＤＢ１−ＤＢ９を順次駆動する複
数のサンプルホールド回路２ａ〜２１と、スタートバル
スＳ’ｌびクロックパルスＣＫ，ＣＫを入力してこれら
ザンブルホールド回路２ａ〜２ｌのサンプリング及びボ
ールドのタイミングを制御するサン７’ ルホ− ７Ｌ
ｚドバルスＳＨ５１〜ＳＨ５ ５，ＳＨ６ １−ＳＨ６
２を発生する２つのシフトレジスタ４ａ，４ｂと、ク
ロックパルスＣ Ｋを発生するインバータ５とを有する
構成となっている。
ス状に配列された各色の複数の画素ＰＣと、水平方向ｌ
ライン分の画素を１ライン分ずつ順次選択するための複
数のゲートバスラインＧＢ１〜ＧＢｎと、選択された水
平方向１ラインの各画素ＰＣを順次駆動するための複数
のドレインバスラインＤＢＩ〜ＤＢ９とを備えた液晶表
示バネル１と、各ドレインバスラインＤＢＩ〜ＤＢ９と
対応して設けられ、供給される各色の入力映像信号Ｖ，
ｌ，Ｖｏ，Ｖ，をシフトレジスタ４ａ，４ｂからのザン
ブルホールドパルスＳＨ５１〜ＳＨ５５ＳＨ６１〜ＳＨ
６２によウ所定のタイミングでサンプリングして保持し
各ドレインバスラインＤＢ１−ＤＢ９を順次駆動する複
数のサンプルホールド回路２ａ〜２１と、スタートバル
スＳ’ｌびクロックパルスＣＫ，ＣＫを入力してこれら
ザンブルホールド回路２ａ〜２ｌのサンプリング及びボ
ールドのタイミングを制御するサン７’ ルホ− ７Ｌ
ｚドバルスＳＨ５１〜ＳＨ５ ５，ＳＨ６ １−ＳＨ６
２を発生する２つのシフトレジスタ４ａ，４ｂと、ク
ロックパルスＣ Ｋを発生するインバータ５とを有する
構成となっている。
各画素ＰＣは薄膜１・ランジスタを含んで形成され、そ
れぞれ水平方向１ライン分の画素ＰＣが接続されたゲー
トバスラインＧＢＩ〜ＧＢｎの１つを水平ライン選択信
号ＨＷ１＝ＨＷｎにより順次選択し、選択されたゲーＩ
・バスライン（ＧＢ １〜ＧＢｎの一つ）の画素ＰＣの
傅膜トランジスタを、選択期間中に順次勺ンブルボール
ド回路２ａ〜２１により駆動することにより液晶表示バ
ネル１に所定の画像が表示される。
れぞれ水平方向１ライン分の画素ＰＣが接続されたゲー
トバスラインＧＢＩ〜ＧＢｎの１つを水平ライン選択信
号ＨＷ１＝ＨＷｎにより順次選択し、選択されたゲーＩ
・バスライン（ＧＢ １〜ＧＢｎの一つ）の画素ＰＣの
傅膜トランジスタを、選択期間中に順次勺ンブルボール
ド回路２ａ〜２１により駆動することにより液晶表示バ
ネル１に所定の画像が表示される。
この液晶表示装置の各部信号のタイミング関係を第６図
に示す。
に示す。
上述した従来の液晶表示装置は、液晶表示バネル１の水
平方向１ラインの各画素ＰＣを駆動するザンブルホール
ド回路２ａ〜２１が、入力映像信号ＶＲ．ＶＣ，ＶＢを
直接サンプルホールドする構成となっているので、高速
動作するサンプルホ−ルド回路２ａ〜２１が多数必要と
なり、高画なものになるという欠点があった。
平方向１ラインの各画素ＰＣを駆動するザンブルホール
ド回路２ａ〜２１が、入力映像信号ＶＲ．ＶＣ，ＶＢを
直接サンプルホールドする構成となっているので、高速
動作するサンプルホ−ルド回路２ａ〜２１が多数必要と
なり、高画なものになるという欠点があった。
例えば、水平方向に赤，緑，青の画素ＰＣをそれぞれ６
４０個有する液晶表示パネルでテレビジョン表示するた
めには、約３０ＭＨｚで動作するザンプルホールド回路
が１９２０個必要である。
４０個有する液晶表示パネルでテレビジョン表示するた
めには、約３０ＭＨｚで動作するザンプルホールド回路
が１９２０個必要である。
このように、多数のサンプルホールド回路を実用上問題
ない程度に実装するためには、複数のサンプルホールド
回路をＩＣ化する必要があるが、均一な特性の高速動作
する多数のザンプルホールド回路を内蔵するＩＣを製作
することは技術的に困難であり、高価になるという欠点
があった。
ない程度に実装するためには、複数のサンプルホールド
回路をＩＣ化する必要があるが、均一な特性の高速動作
する多数のザンプルホールド回路を内蔵するＩＣを製作
することは技術的に困難であり、高価になるという欠点
があった。
本発明の目的は、高速動作するサンプルホールド回路を
少なくし、価格を低減することができる液晶表示装前を
提０（することにある。
少なくし、価格を低減することができる液晶表示装前を
提０（することにある。
本発明の液晶表示装置は、水平方向及び垂直方向にマト
リクス状に配列された複数の画素と、前記水平方向１ラ
イン分の画素を１ライン分ずつ順次選択するための複数
のゲートバスラインと、選択された前記水平方向１ライ
ンの各画素を順次駆動スるための複数のドレインバスラ
インとを備えた液晶表パネルと、前記各ドレインバスラ
インと対応して設けられ、供給される信号を所定のタイ
ミンクでサンプリングして保挽し前記各ドレインバスラ
インを順次駆動する複数の第１のサンプルホールド回路
と、前記入力信号を前記各第１のサンプルホールド回路
のサンプリングごとのタイミングと対応したタイミング
でサンプリングして保持し前記各第１のサンプルホール
ド回路へ供給する高速の第２のサンプルホールド回路と
を有している。
リクス状に配列された複数の画素と、前記水平方向１ラ
イン分の画素を１ライン分ずつ順次選択するための複数
のゲートバスラインと、選択された前記水平方向１ライ
ンの各画素を順次駆動スるための複数のドレインバスラ
インとを備えた液晶表パネルと、前記各ドレインバスラ
インと対応して設けられ、供給される信号を所定のタイ
ミンクでサンプリングして保挽し前記各ドレインバスラ
インを順次駆動する複数の第１のサンプルホールド回路
と、前記入力信号を前記各第１のサンプルホールド回路
のサンプリングごとのタイミングと対応したタイミング
でサンプリングして保持し前記各第１のサンプルホール
ド回路へ供給する高速の第２のサンプルホールド回路と
を有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すフロック図である
。
。
この実施例は、特許請求の範囲の請求項２記載のＮが２
の場合を示す。
の場合を示す。
この実施例が第５図に示された従来の液晶表示装１ン１
と相違する点は、液晶表示バネル１の各ドレインバスラ
インＤＢＩ〜ＤＢ９をそれぞれ対応して駆動する各（第
１の）サンプルホールド回路２Ａ〜２Ｉのザンプリング
ごとのタイミングと対応した各色ごとのタイミングで、
各色ごとに、入力映像信号ＶＲ．Ｖｏ，ＶＢを順次交互
にサンプリングして保持し出力する（第２の）サンプル
ホールド回路３Ａ／３Ｄ＋ ３Ｂ／３Ｅ，３Ｃ／３Ｆを
設け、これらサンプルボールド回路３．＝／３０．３Ｂ
／３Ｅ，３ｏ／３Ｆの出力信号を対応するザンプルボー
ルド回路（２，Ａ，２Ｄ／２０），（２Ｃ／２Ｆ，２Ｉ
），（２８．２ Ｅ／ ２ Ｈ）へそれぞれ供給するよ
うにし、これらサンプルボールド回路２，〜２Ｅ，２Ｆ
〜２ｌへのザンブルボールドパルスＳＨＩＩ〜ＳＨ１５
，ＳＨ２１〜ＳＨ２４をシフトレジスタ４Ａ．４Ｂによ
り供給した点にある。
と相違する点は、液晶表示バネル１の各ドレインバスラ
インＤＢＩ〜ＤＢ９をそれぞれ対応して駆動する各（第
１の）サンプルホールド回路２Ａ〜２Ｉのザンプリング
ごとのタイミングと対応した各色ごとのタイミングで、
各色ごとに、入力映像信号ＶＲ．Ｖｏ，ＶＢを順次交互
にサンプリングして保持し出力する（第２の）サンプル
ホールド回路３Ａ／３Ｄ＋ ３Ｂ／３Ｅ，３Ｃ／３Ｆを
設け、これらサンプルボールド回路３．＝／３０．３Ｂ
／３Ｅ，３ｏ／３Ｆの出力信号を対応するザンプルボー
ルド回路（２，Ａ，２Ｄ／２０），（２Ｃ／２Ｆ，２Ｉ
），（２８．２ Ｅ／ ２ Ｈ）へそれぞれ供給するよ
うにし、これらサンプルボールド回路２，〜２Ｅ，２Ｆ
〜２ｌへのザンブルボールドパルスＳＨＩＩ〜ＳＨ１５
，ＳＨ２１〜ＳＨ２４をシフトレジスタ４Ａ．４Ｂによ
り供給した点にある。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号の
タイミング図である。
タイミング図である。
説明がまぎらわしくないように、一つの色の入力映像信
号■。について説明する。
号■。について説明する。
ザンプルホールド回路３Ａ，３Ｄは、サンプルホールド
回路２Ａ，２ｏ，２ｏへ供給されるサンプルホールドバ
ルスＳＨＩ １，ＳＨ２２，ＳＨＩ ４ごとのタイミン
グと対応したサンプルホールドパルスＳＨＩ，ＳＨ４に
より順次交互に入力映像信号ＶＲをザンプルングして保
持し出力する。
回路２Ａ，２ｏ，２ｏへ供給されるサンプルホールドバ
ルスＳＨＩ １，ＳＨ２２，ＳＨＩ ４ごとのタイミン
グと対応したサンプルホールドパルスＳＨＩ，ＳＨ４に
より順次交互に入力映像信号ＶＲをザンプルングして保
持し出力する。
このザンブルホールド回路３，．，３ゎの出力信号がザ
ンプルポールト回路（２Ａ，２Ｄ），２０へ供給され、
サンブルホ−ルＦパルス３Ｈ１ １，ＳＨ２ ２，ＳＨ
１４により順次サンプリング，保持されドレインバスＤ
ＢＩ，ＤＢ７，ＤＢ４を駆動するようになっている。
ンプルポールト回路（２Ａ，２Ｄ），２０へ供給され、
サンブルホ−ルＦパルス３Ｈ１ １，ＳＨ２ ２，ＳＨ
１４により順次サンプリング，保持されドレインバスＤ
ＢＩ，ＤＢ７，ＤＢ４を駆動するようになっている。
サンプルホールド回路３Ａ，３Ｄに供給されるサンプル
ホールドパルスＳＨＩ，ＳＨ４は、サンプルホールドバ
ルスＳＨＩ １，ＳＨ２２，ＳＨＩ ４ごとのタイミン
グと対応したタイミングで発生するので、サンプルホー
ルド回路３Ａ，３Ｄは従来例のサンプルボールド回路２
．〜２，と同等の高速動作が必要となる。
ホールドパルスＳＨＩ，ＳＨ４は、サンプルホールドバ
ルスＳＨＩ １，ＳＨ２２，ＳＨＩ ４ごとのタイミン
グと対応したタイミングで発生するので、サンプルホー
ルド回路３Ａ，３Ｄは従来例のサンプルボールド回路２
．〜２，と同等の高速動作が必要となる。
一方、サンプルホールド回路２，＝，２Ｄ，２０は、一
旦、高速のザンプルボールド回路３Ａ，３Ｄでサンプリ
ング，ホールドされ信号を、それぞれ対応するサンプル
ホールドパルスＳＨＩ １，ＳＨＩ ４，ＳＨ２２によ
りサンプリング，ホールドすればよいので、従来例のサ
ンプルホールド回路２ａ，２ｄ，２ｇより低速動作させ
ることができる。
旦、高速のザンプルボールド回路３Ａ，３Ｄでサンプリ
ング，ホールドされ信号を、それぞれ対応するサンプル
ホールドパルスＳＨＩ １，ＳＨＩ ４，ＳＨ２２によ
りサンプリング，ホールドすればよいので、従来例のサ
ンプルホールド回路２ａ，２ｄ，２ｇより低速動作させ
ることができる。
第２図及ひ第６図を比較すると、スタートバルスＳＴを
従来例より３倍のパルス幅にすることができるので、サ
ンプルボールド回路２Ａ〜２Ｉは従来例に対しｌ／３の
動作速度でよいことが分かる。
従来例より３倍のパルス幅にすることができるので、サ
ンプルボールド回路２Ａ〜２Ｉは従来例に対しｌ／３の
動作速度でよいことが分かる。
このように、高速のサンプルホールド回路は６個で済み
、従来例の１９２０個に対し大幅に低減することができ
る。
、従来例の１９２０個に対し大幅に低減することができ
る。
第３図は本発明の第２の実施例を示すブロック図である
。
。
この実施例は、入力信号をティジタル画信号Ｄ Ｖ ｎ
． Ｄ Ｖ ａ ， Ｄ Ｖ Ｒとし、第１の実施例
と同様Ｎ＝２としたときの例を示し、ティジタル画信号
Ｄ Ｖ ｎ ， Ｄ Ｖ ａ ， Ｄ Ｖ ，］を処理
しやすいように、第２のサンプルホールド回路をラッチ
回路６Ａ〜６Ｆとし、これらラッチ回路６Ａ〜６Ｆの制
御はクロックハルスＣＫ２により行ない、また第１のサ
ンプルホールド回路２Ａ〜２、へのザンプルホールドパ
ルスＳＨ３ １−ＳＨ３５，ＳＨ４ １〜ＳＨ４４はシ
フトレジスタ４Ｃ，４Ｄにより発生するようにしたもの
である。
． Ｄ Ｖ ａ ， Ｄ Ｖ Ｒとし、第１の実施例
と同様Ｎ＝２としたときの例を示し、ティジタル画信号
Ｄ Ｖ ｎ ， Ｄ Ｖ ａ ， Ｄ Ｖ ，］を処理
しやすいように、第２のサンプルホールド回路をラッチ
回路６Ａ〜６Ｆとし、これらラッチ回路６Ａ〜６Ｆの制
御はクロックハルスＣＫ２により行ない、また第１のサ
ンプルホールド回路２Ａ〜２、へのザンプルホールドパ
ルスＳＨ３ １−ＳＨ３５，ＳＨ４ １〜ＳＨ４４はシ
フトレジスタ４Ｃ，４Ｄにより発生するようにしたもの
である。
第４図はこの実施例の動作を説明するための各部信号の
タイミング図である。
タイミング図である。
この実施例では、サンプルホールド回路２Ａ〜２．のサ
ンプリング，ボールド動作を、ラッチ回路６Ａ〜６Ｆの
２倍の周期で行うことができ、１／２の動作速度とする
ことができる。
ンプリング，ボールド動作を、ラッチ回路６Ａ〜６Ｆの
２倍の周期で行うことができ、１／２の動作速度とする
ことができる。
以上説明したように本発明は、入力信号を一旦高速動作
する第１のサンプルホールド回路でサン動作するサンプ
ルホールド回路の数を大幅に低減することができ、従っ
て価格を低減することができる効果がある。
する第１のサンプルホールド回路でサン動作するサンプ
ルホールド回路の数を大幅に低減することができ、従っ
て価格を低減することができる効果がある。
４
第１図及び第２図はそれぞれ本発明の第１の実施例のブ
ロック図及びこの実施例の動作を説明するための各部信
号のタイミンク図、第３図及び第４図はそれぞれ本発明
の第２の実施例のフロック図及びこの実施例の動作を説
明するためのタイミング図、第５図及び第６図はそれぞ
れ従来の液晶表示装置の一例のブロック図及びこの例の
勃作を説明するための各部信号のタイミング図である。 ｌ・・・・・・液晶表示パネル、２Ａ〜２．，２，〜２
３Ａ〜３６・・・・・・サンプルホールド回路、４Ａ〜
４Ｄ，４ａ，４ｂ・・・・・・シフトレジスタ、５．５
Ａ，５つ・・・・インバータ、６、〜６Ｆ・・・・・・
ラッチ回路、ＤＢＩ〜ＤＢ９・・・・・・ドレインバス
ライン、ＯＢＩ〜ＧＢｎ・・・・ゲートバスライン、Ｐ
Ｃ・・・・画素。
ロック図及びこの実施例の動作を説明するための各部信
号のタイミンク図、第３図及び第４図はそれぞれ本発明
の第２の実施例のフロック図及びこの実施例の動作を説
明するためのタイミング図、第５図及び第６図はそれぞ
れ従来の液晶表示装置の一例のブロック図及びこの例の
勃作を説明するための各部信号のタイミング図である。 ｌ・・・・・・液晶表示パネル、２Ａ〜２．，２，〜２
３Ａ〜３６・・・・・・サンプルホールド回路、４Ａ〜
４Ｄ，４ａ，４ｂ・・・・・・シフトレジスタ、５．５
Ａ，５つ・・・・インバータ、６、〜６Ｆ・・・・・・
ラッチ回路、ＤＢＩ〜ＤＢ９・・・・・・ドレインバス
ライン、ＯＢＩ〜ＧＢｎ・・・・ゲートバスライン、Ｐ
Ｃ・・・・画素。
Claims (2)
- （１）水平方向及び垂直方向にマトリクス状に配列され
た複数の画素と、前記水平方向１ライン分の画素を１ラ
イン分ずつ順次選択するための複数のゲートバスライン
と、選択された前記水平方向１ラインの各画素を順次駆
動するための複数のドレインバスラインとを備えた液晶
表パネルと、前記各ドレインバスラインと対応して設け
られ、供給される信号を所定のタイミングでサンプリン
グして保持し前記各ドレインバスラインを順次駆動する
複数の第１のサンプルホールド回路と、前記入力信号を
前記各第１のサンプルホールド回路のサンプリングごと
のタイミングと対応したタイミングでサンプリングして
保持し前記各第１のサンプルホールド回路へ供給する高
速の第２のサンプルホールド回路とを有することを特徴
とする液晶表示装置。 - （２）第２のサンプルホールド回路をＮ個（Ｎは２以上
の整数）設け、水平方向１ラインの画素、及びこれら画
素と対応するドレインライン、第１のサンプルホールド
回路を、駆動順に順次切換えられるＮ系統に分け、前記
Ｎ個の各第２のサンプルホールド回路の出力信号を前記
Ｎ系統の各第１のサンプルホールド回路へそれぞれ対応
して供給するようにした請求項１記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP969790A JPH03214873A (ja) | 1990-01-19 | 1990-01-19 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP969790A JPH03214873A (ja) | 1990-01-19 | 1990-01-19 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03214873A true JPH03214873A (ja) | 1991-09-20 |
Family
ID=11727421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP969790A Pending JPH03214873A (ja) | 1990-01-19 | 1990-01-19 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214873A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005013252A1 (ja) * | 2003-08-04 | 2005-02-10 | Sony Corporation | 表示装置およびその駆動方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6489773A (en) * | 1987-08-24 | 1989-04-04 | Philips Nv | Addressing device for active display |
-
1990
- 1990-01-19 JP JP969790A patent/JPH03214873A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6489773A (en) * | 1987-08-24 | 1989-04-04 | Philips Nv | Addressing device for active display |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005013252A1 (ja) * | 2003-08-04 | 2005-02-10 | Sony Corporation | 表示装置およびその駆動方法 |
| US7304630B2 (en) | 2003-08-04 | 2007-12-04 | Sony Corporation | Display device and drive method thereof |
| CN100428324C (zh) * | 2003-08-04 | 2008-10-22 | 索尼株式会社 | 显示设备及其驱动方法 |
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