JPH03216012A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03216012A JPH03216012A JP2011577A JP1157790A JPH03216012A JP H03216012 A JPH03216012 A JP H03216012A JP 2011577 A JP2011577 A JP 2011577A JP 1157790 A JP1157790 A JP 1157790A JP H03216012 A JPH03216012 A JP H03216012A
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- output
- circuit
- terminal
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Static Random-Access Memory (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
半導体装置特にアクティブ／スタンバイを制御する外部
信号を受けてこれを波形整形するバッファに関し、 半導体装置のノイズによるアクティブ／スタンバイ制御
の誤動作を防止することを目的とし、外部信号を受けて
これを波形整形した出力を生しるバッファを２個備え、
チップ内部回路をアクティブ／スタンバイに制御する信
号を出力するその一方は、該外部信号の立ち下がりに敏
感で、立ち上がりに鈍感な特性であり、チップの出力回
路をアクティブ／スタンバイに制御する信号を出力する
もう一方は、該外部信号の立ち下がりにも立ち上がりに
も敏感な特性とした構成とする。
信号を受けてこれを波形整形するバッファに関し、 半導体装置のノイズによるアクティブ／スタンバイ制御
の誤動作を防止することを目的とし、外部信号を受けて
これを波形整形した出力を生しるバッファを２個備え、
チップ内部回路をアクティブ／スタンバイに制御する信
号を出力するその一方は、該外部信号の立ち下がりに敏
感で、立ち上がりに鈍感な特性であり、チップの出力回
路をアクティブ／スタンバイに制御する信号を出力する
もう一方は、該外部信号の立ち下がりにも立ち上がりに
も敏感な特性とした構成とする。
本発明は、半導体装置特にアクティブ／スタンバイを制
御する外部信号を受けてこれを波形整形するバッファに
関する。
御する外部信号を受けてこれを波形整形するバッファに
関する。
記憶装置、論理回路、を問わず、近年のディジタル半導
体装置は高速動作を要求されている。このため半導体装
置は、出力回路ならその電流吸収能力、電流供給能力を
大きくして、負荷を高速駆動可能にしている。
体装置は高速動作を要求されている。このため半導体装
置は、出力回路ならその電流吸収能力、電流供給能力を
大きくして、負荷を高速駆動可能にしている。
ところが負荷を高速に駆動すると、負荷容量を高速に充
放電することになり、ピーク電流が発生する。このピー
ク電流は半導体チノブに電源を供給する種々の配線のイ
ンダクタンス成分に作用して、千ンプの電源電圧を大き
く変動させてしまう。
放電することになり、ピーク電流が発生する。このピー
ク電流は半導体チノブに電源を供給する種々の配線のイ
ンダクタンス成分に作用して、千ンプの電源電圧を大き
く変動させてしまう。
これにより半導体装置が誤動作することがあり、対策が
求められている。
求められている。
また半導体装置は、アクティブ／スタンハイ制御をして
、消費電力の節減を図っている。外部信号を受けてこの
制御を行なう信号を出力するハンファが上記電圧変動で
誤信号を出力すると、アクティブがスタンバイに変って
しまうなどの問題が生じる。本発明はか＼る信号を出力
するハッファの改良に係るものである。
、消費電力の節減を図っている。外部信号を受けてこの
制御を行なう信号を出力するハンファが上記電圧変動で
誤信号を出力すると、アクティブがスタンバイに変って
しまうなどの問題が生じる。本発明はか＼る信号を出力
するハッファの改良に係るものである。
チップをアクティブ／スタンハイに制御する外部信号を
受けてチンプ内回路へそれを供給するバンファは第３図
に示すように１つであり、これが該外部信号（ＣＥ信号
）を受けそれを波形整形してチップ内部回路及び出力回
路へアクティブ／スタンバイ信号として入力する。この
バンファ１０は復段のインハー夕で構成され，目的が千
ノプのアクティブ／スタンバイ制御なので、外部信号に
対する制御信号出力の遅れを嫌ってかなり敏感に作って
ある。従って外部信号にノイズ等が乗った場合は，直ち
にそれが出力されて、誤動作につながり易い。最近では
チップのアクセス速度の高速化に伴なってバッファの感
度をより敏感にする様になっており、ノイズに対して益
々誤動作し易くなってきている。
受けてチンプ内回路へそれを供給するバンファは第３図
に示すように１つであり、これが該外部信号（ＣＥ信号
）を受けそれを波形整形してチップ内部回路及び出力回
路へアクティブ／スタンバイ信号として入力する。この
バンファ１０は復段のインハー夕で構成され，目的が千
ノプのアクティブ／スタンバイ制御なので、外部信号に
対する制御信号出力の遅れを嫌ってかなり敏感に作って
ある。従って外部信号にノイズ等が乗った場合は，直ち
にそれが出力されて、誤動作につながり易い。最近では
チップのアクセス速度の高速化に伴なってバッファの感
度をより敏感にする様になっており、ノイズに対して益
々誤動作し易くなってきている。
〔発明が解決しようとする課題］
このように、高速動作のためにチップのアクティブ／ス
タンバイ制御用のバッファを益々敏感にするので、ノイ
ズによる誤動作が生じ易くなっている。
タンバイ制御用のバッファを益々敏感にするので、ノイ
ズによる誤動作が生じ易くなっている。
本発明はか一る点を改善し、半導体装置のノイズによる
アクティブ／スタンバイ制御の誤動作を防止することを
目的とするものである。
アクティブ／スタンバイ制御の誤動作を防止することを
目的とするものである。
第１図に示すように本発明では、外部信号を受けてこれ
を波形整形した出力を生しるハンファを２個設ける。
を波形整形した出力を生しるハンファを２個設ける。
その一方のバッファ１２はチップ内部回路をアクティブ
／スタンバイに制御する信号を生し、もう一方工４はチ
ップの出力回路をアクティブ／スタンバイに制御する信
号を生じる。つまりパッファｌ２は内部回路専用であり
、ハッファ１４は出力回路専用であり、従来のように内
部回路と出力回路に兼用とせず、それぞれ別にする。
／スタンバイに制御する信号を生し、もう一方工４はチ
ップの出力回路をアクティブ／スタンバイに制御する信
号を生じる。つまりパッファｌ２は内部回路専用であり
、ハッファ１４は出力回路専用であり、従来のように内
部回路と出力回路に兼用とせず、それぞれ別にする。
内部回路専用のバッファｌ２には、チップをアクティブ
／スタンバイに制御する外部信号の立ち下がり（アクテ
ィブにする）に敏感で、立ち上がり（スタンバイにする
）に鈍感な特性を持たせる。
／スタンバイに制御する外部信号の立ち下がり（アクテ
ィブにする）に敏感で、立ち上がり（スタンバイにする
）に鈍感な特性を持たせる。
また出力回路専用のハンファ１４には、該外部信号の立
ち下がりにも立ち上がりにも敏感な特性を持たせる。
ち下がりにも立ち上がりにも敏感な特性を持たせる。
この構成により、動作速度を遅くせずに、外部信号にノ
イズが乗った場合の誤動作を防くことができる。
イズが乗った場合の誤動作を防くことができる。
第２図を参照しながらこれを説明すると、図示のように
外部信号ＳがＨ，Ｌ，Ｈに変ると、バンファ１２．１４
の出力Ｓ−，Ｓｂは図示の如くなる、即ち立ち下りはＳ
−，ＳｂともＳと殆んど同時に立下がる（通常のものと
同様に敏感）が、立ち上がりは、Ｓ，とＳと殆んど同時
に立ち上がる（通常のものと同様に敏感）ものの、Ｓ１
はτだけ遅れて立ち上がる。この結果、プラス方向に立
ち上がるノイズに対しては、バッファ■２が外部信号の
立ち上がりに対して鈍感なため、制御信号Ｓ．の出力に
は到らず、チップの誤動作はない。
外部信号ＳがＨ，Ｌ，Ｈに変ると、バンファ１２．１４
の出力Ｓ−，Ｓｂは図示の如くなる、即ち立ち下りはＳ
−，ＳｂともＳと殆んど同時に立下がる（通常のものと
同様に敏感）が、立ち上がりは、Ｓ，とＳと殆んど同時
に立ち上がる（通常のものと同様に敏感）ものの、Ｓ１
はτだけ遅れて立ち上がる。この結果、プラス方向に立
ち上がるノイズに対しては、バッファ■２が外部信号の
立ち上がりに対して鈍感なため、制御信号Ｓ．の出力に
は到らず、チップの誤動作はない。
またマイナス方向のノイズはデバイスの制御を変える方
向ではない（スタンバイにする方向ではない）ので問題
がない。
向ではない（スタンバイにする方向ではない）ので問題
がない。
また、このようにすると、バッファｌ２の外部信号の立
ち上がりに対する反応は遅くなるが、このときの出力３
つはチップをスタンバイにするものであるので、多小遅
れても問題がない。チップをアクティブにする外部信号
の立ち下がりにはハッファ１２は敏感に反応するから、
動作速度の遅れはない。そして、出力回路専用のバンフ
ァｌ４は、立ち上がり、立ち下がりとも外部信号に対し
て敏感であるから、チップ出力端で見た動作速度は従来
と変らない。
ち上がりに対する反応は遅くなるが、このときの出力３
つはチップをスタンバイにするものであるので、多小遅
れても問題がない。チップをアクティブにする外部信号
の立ち下がりにはハッファ１２は敏感に反応するから、
動作速度の遅れはない。そして、出力回路専用のバンフ
ァｌ４は、立ち上がり、立ち下がりとも外部信号に対し
て敏感であるから、チップ出力端で見た動作速度は従来
と変らない。
このように本発明は、動作速度を遅くせずにノイズによ
る制御信号の誤動作を防ぐことができる。
る制御信号の誤動作を防ぐことができる。
〔実施例］
第４図に本発明の実施例を示す。ハッファ１２．１４は
ＣＭＯＳインバータを、本例では６個縦続接続して形成
されるが、ハッファｌ２ではＯ印を付して示したトラン
ジスタは駆動能力が、他のトランジスタの駆動能力より
小さい。バッファｌ４のトランジスタは全て通常の駆動
能力（通常のディメンジョン）である。ハッファ１２の
Ｑ１〜Ｑ６はＰチャネルＭＯＳ｝ランジスタ、Ｑ７〜Ｑ
ｒ ｚはＰチャネルＭＯＳ｝ランジスタである。最終
段の側ＯＳインバータＱ６１ＱＩ２は波形整形のため、
両トランジスタとも通常のディメンジョンとする。
ＣＭＯＳインバータを、本例では６個縦続接続して形成
されるが、ハッファｌ２ではＯ印を付して示したトラン
ジスタは駆動能力が、他のトランジスタの駆動能力より
小さい。バッファｌ４のトランジスタは全て通常の駆動
能力（通常のディメンジョン）である。ハッファ１２の
Ｑ１〜Ｑ６はＰチャネルＭＯＳ｝ランジスタ、Ｑ７〜Ｑ
ｒ ｚはＰチャネルＭＯＳ｝ランジスタである。最終
段の側ＯＳインバータＱ６１ＱＩ２は波形整形のため、
両トランジスタとも通常のディメンジョンとする。
第５図を参照しながら動作を説明すると、図示のように
外部信号ＳのＬレベルにノイズＮがのったとすると、バ
ッファ１２の１段目インパ′一タＱ，，Ｑ７の出力Ｓ１
はＳの反転であるからこのときＨレベルであり、それが
ノイズＮでＬレベルの方へプルダウンされることになる
が、このプルダウンを行なうＮチャネルＭＯＳＩ−ラン
ジスタＱ７の駆動能力は小さいので、プルダウンは迅速
には行なわれず、そしてノイズＮはインパルス性で持続
期間が短いので、Ｓ１のＨレベルにや＼凹みをつけた程
度で終ってしまう。
外部信号ＳのＬレベルにノイズＮがのったとすると、バ
ッファ１２の１段目インパ′一タＱ，，Ｑ７の出力Ｓ１
はＳの反転であるからこのときＨレベルであり、それが
ノイズＮでＬレベルの方へプルダウンされることになる
が、このプルダウンを行なうＮチャネルＭＯＳＩ−ラン
ジスタＱ７の駆動能力は小さいので、プルダウンは迅速
には行なわれず、そしてノイズＮはインパルス性で持続
期間が短いので、Ｓ１のＨレベルにや＼凹みをつけた程
度で終ってしまう。
２段目インバータＱ．，Ｑｓの出力Ｓ２は入力信号Ｓと
同相で、ＳがＬレベルなら３つもＬレベルである。この
Ｌレベル中に入力がプルダウンされると３２はＨレベル
側ヘプルアップされるが、このプルアップを行なうＰチ
ャネルＭＯＳトランジスタＱ２は駆動能力が小さいので
、プルアップは迅速には行なわれず、Ｓ２のＬレベルに
小凸部をつける程度である。以下同様で、外部信号Ｓの
Ｌレヘルで、Ｈレヘル出力を生じるｌ，３．５段目イン
ハータではプルダウン能力が小さく、Ｌレ・＼ル出力を
生じる２．４段目インハータではプルアップ能力が小さ
いので、外部信号ＳのＬレベルに入ったプラス（Ｈ方向
）ノイズはＣＭＯＳインハータを１段目、２段目、・・
・・・・と通って行く間に順次立ち下がり／立ち上がり
が遅く、ピークが小さくなり、内部回路への出力Ｓ．と
なる頃には該内部回路に影響を与えないものになってし
まう。
同相で、ＳがＬレベルなら３つもＬレベルである。この
Ｌレベル中に入力がプルダウンされると３２はＨレベル
側ヘプルアップされるが、このプルアップを行なうＰチ
ャネルＭＯＳトランジスタＱ２は駆動能力が小さいので
、プルアップは迅速には行なわれず、Ｓ２のＬレベルに
小凸部をつける程度である。以下同様で、外部信号Ｓの
Ｌレヘルで、Ｈレヘル出力を生じるｌ，３．５段目イン
ハータではプルダウン能力が小さく、Ｌレ・＼ル出力を
生じる２．４段目インハータではプルアップ能力が小さ
いので、外部信号ＳのＬレベルに入ったプラス（Ｈ方向
）ノイズはＣＭＯＳインハータを１段目、２段目、・・
・・・・と通って行く間に順次立ち下がり／立ち上がり
が遅く、ピークが小さくなり、内部回路への出力Ｓ．と
なる頃には該内部回路に影響を与えないものになってし
まう。
バッファｌ４では通常と同様で、外部信号Ｓに速応した
出力Ｓｂを生じ、ＳにノイズＮがのるとＳ，にもノイズ
がのる。但しこれは問題でない。
出力Ｓｂを生じ、ＳにノイズＮがのるとＳ，にもノイズ
がのる。但しこれは問題でない。
即ちノイズＮがのった信号Ｓ．が内部回路に加わるとス
タンバイになり、ラッチがリセットされてデータが消滅
する、異常データが現れる恐れがあって問題であるが、
ノイズＮがのった信号Ｓｂが出力回路に加わってこれを
スタンバイ、高インピーダンス状態にしても、出力信号
の中断があるだけで、データ喪失などはなく、格別問題
はない。
タンバイになり、ラッチがリセットされてデータが消滅
する、異常データが現れる恐れがあって問題であるが、
ノイズＮがのった信号Ｓｂが出力回路に加わってこれを
スタンバイ、高インピーダンス状態にしても、出力信号
の中断があるだけで、データ喪失などはなく、格別問題
はない。
ノイズは、負性ノイズが外部信号ＳのＨレヘ）Ｌｔにの
ることもあるが、これも格別問題ない。即ちこの負性ノ
イズは内部回路および出力回路をアクティブにするが、
その期間は一瞬であり、電流が一瞬流れた、程度で、誤
動作にはつながらない。
ることもあるが、これも格別問題ない。即ちこの負性ノ
イズは内部回路および出力回路をアクティブにするが、
その期間は一瞬であり、電流が一瞬流れた、程度で、誤
動作にはつながらない。
出力回路は信号Ｓ，により、外部信号Ｓに即応してアク
ティブ／スタンバイに制御され、動作速度の遅れがない
ようにされる。スタンバイへの制御も迅速であることは
、他のチップに切替わる場合などを考えれば明らかなよ
うに、これも重要である。
ティブ／スタンバイに制御され、動作速度の遅れがない
ようにされる。スタンバイへの制御も迅速であることは
、他のチップに切替わる場合などを考えれば明らかなよ
うに、これも重要である。
第６図は半導体記憶装置に本発明を適用した例を示す。
半導体記憶装置には、アドレス信号ビントＡ ｏ， Ａ
Ｉ． Ａ ｚ ， ・・’ ”・を受けてそれＡ ｏ
． Ａ Ｉ＋ Ａ ｚ，””・・・とその反転Ａ ｏ．
Ａ Ｉｎ Ａ ｚ．・・・・・・を生じるアドレスバ
フファ２１，読出しで現われたビット線電位（電位差）
を増幅するセンスアンプ２２、不良セルに代替えてデバ
イスを正常化する冗長回路２３、書込み制御信号用のプ
ログラムバッファ２４などがあるが、これらがチップ内
部回路であり、バッファ１２の出力信号Ｓ．によりアク
ティブ／スタ？ハイ制御される。
Ｉ． Ａ ｚ ， ・・’ ”・を受けてそれＡ ｏ
． Ａ Ｉ＋ Ａ ｚ，””・・・とその反転Ａ ｏ．
Ａ Ｉｎ Ａ ｚ．・・・・・・を生じるアドレスバ
フファ２１，読出しで現われたビット線電位（電位差）
を増幅するセンスアンプ２２、不良セルに代替えてデバ
イスを正常化する冗長回路２３、書込み制御信号用のプ
ログラムバッファ２４などがあるが、これらがチップ内
部回路であり、バッファ１２の出力信号Ｓ．によりアク
ティブ／スタ？ハイ制御される。
チンプはまた高インピーダンスコントローラ２５、Ｏ巳
（出力イネーブル）バッファ２７、出力ハッファ２６な
どを備えるが、これらが出力回路で、ハ゛ツファｌ４の
出力Ｓ１，によりアクティブ／スタンバイ制御される。
（出力イネーブル）バッファ２７、出力ハッファ２６な
どを備えるが、これらが出力回路で、ハ゛ツファｌ４の
出力Ｓ１，によりアクティブ／スタンバイ制御される。
第７図にアドレスバッファ２ｌの回路例を示す。
Ａ，，ｌはメモリをアクセスするアドレスＡ６． ＡＩ
， Ａ２，・・・・・・中の任意の１ビットあり、それ
を反転したビットａと非反転ビットａを出力する。この
第７図の回路はアドレスＡ ｏ， Ａ Ｉ． Ａ ｚ
，・・・・・・の各ビットに対して設けられる．ＰＤは
パワーダウン端子で、これに加える信号をＬレベルにす
るとＰチャネルＭＯＳトランジスタＱｚ＋はオン、Ｎチ
ャネルＭＯＳトランジスタＱｔｔはオフで、初段ＣＭＯ
Ｓインバータ従ってアドレスバッファはアクティブにな
り、ＰＤ端子に加える信号をＨレベルにするとＱ ｚ
＋はオフ、Ｑ２■はオンになり、本回路はインアクティ
ブ（スタンバイ）になる。ＰＤ端子に加える信号は前記
Ｓａである。
， Ａ２，・・・・・・中の任意の１ビットあり、それ
を反転したビットａと非反転ビットａを出力する。この
第７図の回路はアドレスＡ ｏ， Ａ Ｉ． Ａ ｚ
，・・・・・・の各ビットに対して設けられる．ＰＤは
パワーダウン端子で、これに加える信号をＬレベルにす
るとＰチャネルＭＯＳトランジスタＱｚ＋はオン、Ｎチ
ャネルＭＯＳトランジスタＱｔｔはオフで、初段ＣＭＯ
Ｓインバータ従ってアドレスバッファはアクティブにな
り、ＰＤ端子に加える信号をＨレベルにするとＱ ｚ
＋はオフ、Ｑ２■はオンになり、本回路はインアクティ
ブ（スタンバイ）になる。ＰＤ端子に加える信号は前記
Ｓａである。
第８図にセンスアンブ２２の回路例を示す。本例はＲＯ
Ｍのセンスアンプで、端子ＢＵＳＲに腹数本例えば３２
本のビット線とその選択ゲートなどが接続する。Ｗ端子
はプログラム（書込み）時にセンスアンプをビット線か
ら切離す信号の入力用で、該信号の入力でトランジスタ
Ｑ ２３をオフにする。
Ｍのセンスアンプで、端子ＢＵＳＲに腹数本例えば３２
本のビット線とその選択ゲートなどが接続する。Ｗ端子
はプログラム（書込み）時にセンスアンプをビット線か
ら切離す信号の入力用で、該信号の入力でトランジスタ
Ｑ ２３をオフにする。
ＰＤ端子へ前記信号Ｓ，が加えられ、ＬならＰチャネル
トランジスタＱ ｚ＜がオン、Ｎチャネルトランジスタ
Ｑｚｓがオフで、このセンスアンプはアクティブになる
。ＳｓがＨならこの逆で、スタンバイになる。センス出
力はＳＤａ端子に現われるが、本回路では他の出力ＳＤ
ｂと論理（ノア）がとられ、その結果Ｄとして出力され
る。
トランジスタＱ ｚ＜がオン、Ｎチャネルトランジスタ
Ｑｚｓがオフで、このセンスアンプはアクティブになる
。ＳｓがＨならこの逆で、スタンバイになる。センス出
力はＳＤａ端子に現われるが、本回路では他の出力ＳＤ
ｂと論理（ノア）がとられ、その結果Ｄとして出力され
る。
第９図に冗長回路２３の回路例を示す。冗長するアドレ
ス（不良セルアドレス）を本例ではａ９〜ａｌ６の８ビ
ットで記憶し、第９図（ａ）はそのａ９ビット用である
。冗長アドレスはＥＦＲＯＭセルＣ，で記憶し、ＲＥＤ
ＷＯＲＤはその読出し信号である。このａ９に対する冗
長アドレスビットＣ，はメモリアクセスアドレスａ９．
ａ９と比較され、一致すると端子ａＲ９がＨになる。各
ヒントが一致すると第９図（Ｃ）のａＲ９ 〜ａＲｌ６
がオールＨになり、ナンドゲートＧ１の出力はし、ノア
ゲートＧ２の出力はＨで、これがＣＭＯＳインハータ２
段を通してＦＡＤ端子へ出力される。ＦＡＤ端子がＨレ
ベルなら通常セルから冗長セルへの切替え信号になる。
ス（不良セルアドレス）を本例ではａ９〜ａｌ６の８ビ
ットで記憶し、第９図（ａ）はそのａ９ビット用である
。冗長アドレスはＥＦＲＯＭセルＣ，で記憶し、ＲＥＤ
ＷＯＲＤはその読出し信号である。このａ９に対する冗
長アドレスビットＣ，はメモリアクセスアドレスａ９．
ａ９と比較され、一致すると端子ａＲ９がＨになる。各
ヒントが一致すると第９図（Ｃ）のａＲ９ 〜ａＲｌ６
がオールＨになり、ナンドゲートＧ１の出力はし、ノア
ゲートＧ２の出力はＨで、これがＣＭＯＳインハータ２
段を通してＦＡＤ端子へ出力される。ＦＡＤ端子がＨレ
ベルなら通常セルから冗長セルへの切替え信号になる。
冗長アドレスは８ビットで表わされるが、この他に冗長
している／いないを示す１ビットＣｚが付加され、全体
では９ビットである。第９図（ｂ）に示すようにこのビ
ットＣｚが書込まれている（冗長している、オフ）と、
ＲＵＳＥ端子はしになり、これは第９図（Ｃ）のＲＵＳ
Ｅ端子に入って本回路をアクティブにする。
している／いないを示す１ビットＣｚが付加され、全体
では９ビットである。第９図（ｂ）に示すようにこのビ
ットＣｚが書込まれている（冗長している、オフ）と、
ＲＵＳＥ端子はしになり、これは第９図（Ｃ）のＲＵＳ
Ｅ端子に入って本回路をアクティブにする。
端子ＰＤＸへ加えられる信号は前記Ｓ．を処理したもの
で、アクティブ時と電ｉ１ｆＶｃｃの立ち上がり時にＬ
レベルになる。なお第９図（ｄ）はテスト用の回路であ
り、ＲＡＳ （ローアドレスストローブ）と上記ＦＡＤ
を使用する。
で、アクティブ時と電ｉ１ｆＶｃｃの立ち上がり時にＬ
レベルになる。なお第９図（ｄ）はテスト用の回路であ
り、ＲＡＳ （ローアドレスストローブ）と上記ＦＡＤ
を使用する。
第ｌＯ図にＰＧＭバツファ２４の回路例を示す．このバ
ッファは端子ＰＧＭに加えられる外部プロダラム信号Ｐ
ＧＭの反転信号ＰＧＭと非反転信号ＰＧＭ （ＰＤ時Ｈ
）を作る他、この端子ＰＧＭに高電圧（ＶＯＮ）が加え
られるときセル■いサーチ信号ＣＶ’ｒＨをＨにする。
ッファは端子ＰＧＭに加えられる外部プロダラム信号Ｐ
ＧＭの反転信号ＰＧＭと非反転信号ＰＧＭ （ＰＤ時Ｈ
）を作る他、この端子ＰＧＭに高電圧（ＶＯＮ）が加え
られるときセル■いサーチ信号ＣＶ’ｒＨをＨにする。
前記信号Ｓ１はＰＤ端子に加えられてＰＧＭバッファを
アクティブにする。
アクティブにする。
以上が内部回路である。
第１ ｔ図にＯＥパッファ２７を示す。このバソファは
端子ＯＥに加えられる外部出力イネーブル信号と同相の
信号ＯＥ （ＰＤ時Ｈ）を出力するが、ＰＤ端子に加え
られる前記信号Ｓ，がＨであるとインアクティブ（出力
ＯＥはＨ）になる。
端子ＯＥに加えられる外部出力イネーブル信号と同相の
信号ＯＥ （ＰＤ時Ｈ）を出力するが、ＰＤ端子に加え
られる前記信号Ｓ，がＨであるとインアクティブ（出力
ＯＥはＨ）になる。
第１２図にハイＺコントローラ２５の回路例を示す。第
１０図のＰＧＭ出力、第１１図の出力ＯＥ、およびＧＥ
（バンファｌ４の出力Ｓｂ）が共にＬのとき端子Ｒ Ｂ
Ｚ （Ｒｅａｌ Ｂｙｔｅ Ｈｉｇｈｚ）はＬレベル
になり、これらの１つ以上がＨになるときＨレベルにな
る。端子’［” Ｂ Ｚ （Ｔｅｓｔ Ｂｙｔｅ Ｈｉ
ｇｈ Ｚ）はテスト用で、端子ＴＭに加える信号がＨ（
×８動作時）で、ノアゲートの出力端ＡがＨであれば、
ＴＢＺはＨ固定になる。
１０図のＰＧＭ出力、第１１図の出力ＯＥ、およびＧＥ
（バンファｌ４の出力Ｓｂ）が共にＬのとき端子Ｒ Ｂ
Ｚ （Ｒｅａｌ Ｂｙｔｅ Ｈｉｇｈｚ）はＬレベル
になり、これらの１つ以上がＨになるときＨレベルにな
る。端子’［” Ｂ Ｚ （Ｔｅｓｔ Ｂｙｔｅ Ｈｉ
ｇｈ Ｚ）はテスト用で、端子ＴＭに加える信号がＨ（
×８動作時）で、ノアゲートの出力端ＡがＨであれば、
ＴＢＺはＨ固定になる。
第１３図は出力バッファ２６の回路例を示す。
第８図のセンスアンプの出力Ｄは端子ＤＯに加えられ、
端子ＲＤ（１などを経て端子ＤＯに至り、外部へ出力さ
れる。このＲＯＭは８ビ７ト動作と１６ビット動作の２
モードがあり、端子ａｉｍの信号は８ビット動作時にａ
ｌと同じ信号、■６ビット動作時はＬレベル固定になる
。ＤＯは下位８ビット側、ＤＯ′は上位８ビ・ノト側で
ある．ＤＯ′はまた図示しないＣＭＯＳインハータで反
転されてＴＤＣＩになり、端子ＲＤ（ｌに加えられる。
端子ＲＤ（１などを経て端子ＤＯに至り、外部へ出力さ
れる。このＲＯＭは８ビ７ト動作と１６ビット動作の２
モードがあり、端子ａｉｍの信号は８ビット動作時にａ
ｌと同じ信号、■６ビット動作時はＬレベル固定になる
。ＤＯは下位８ビット側、ＤＯ′は上位８ビ・ノト側で
ある．ＤＯ′はまた図示しないＣＭＯＳインハータで反
転されてＴＤＣＩになり、端子ＲＤ（ｌに加えられる。
第１２図の回路の出力ＲＢＺは第１３図の端子ＲＢＺに
加えられ、Ｈのとき出力段のＰ，Ｎチャネルトランジス
タＱ ３ １ １ Ｑ ｘ ｔをオフにして出力端ＤＯ
を高インピーダンスにする。
加えられ、Ｈのとき出力段のＰ，Ｎチャネルトランジス
タＱ ３ １ １ Ｑ ｘ ｔをオフにして出力端ＤＯ
を高インピーダンスにする。
以上説明したように本発明によれば、外部制御信号にノ
イズが乗っても、ノイズは緩和されて間違った制御信号
が出力されず、ノイズによるチップの誤動作を防ぐこと
ができ、しかもアクセス速度を遅くすることはない。
イズが乗っても、ノイズは緩和されて間違った制御信号
が出力されず、ノイズによるチップの誤動作を防ぐこと
ができ、しかもアクセス速度を遅くすることはない。
第ｌ図は本発明の原理図、
第２図は第１図の出力の説明図、
第３図は従来の制御回路のブロック図、第４図は本発明
の制御回路の実施例を示す回路図、 第５図は第４図の動作説明図、 第６図は半導体記憶装置への本発明の実施例を示すブロ
ック図、 第７図〜第１３図は第６図の各部の回路図で、第７図は
アドレスバッファの回路図、 第８図はセンスアンプの回路図、 第９図は冗長回路の回路図、 第ｌＯ図はＰＧＭバッファの回路図、 第ｌｌ図はＯＥバッファの回路図、 第１２図はハイＺコントローラの回路図、第１３図は出
力バッファの回路図である。 第１図で１２は内部回路専用パッファ、１４は出力回路
専用ハノファ、 Ｓは外部信号、 Ｓ１ はハ ソファ １ ２の出力信号、 ＳＩｉ はハッファ ｌ ４の出 力信号である， 出 穎 人 冨 士 通 株 式 ム 社
の制御回路の実施例を示す回路図、 第５図は第４図の動作説明図、 第６図は半導体記憶装置への本発明の実施例を示すブロ
ック図、 第７図〜第１３図は第６図の各部の回路図で、第７図は
アドレスバッファの回路図、 第８図はセンスアンプの回路図、 第９図は冗長回路の回路図、 第ｌＯ図はＰＧＭバッファの回路図、 第ｌｌ図はＯＥバッファの回路図、 第１２図はハイＺコントローラの回路図、第１３図は出
力バッファの回路図である。 第１図で１２は内部回路専用パッファ、１４は出力回路
専用ハノファ、 Ｓは外部信号、 Ｓ１ はハ ソファ １ ２の出力信号、 ＳＩｉ はハッファ ｌ ４の出 力信号である， 出 穎 人 冨 士 通 株 式 ム 社
Claims (1)
- 【特許請求の範囲】 １、外部信号を受けてこれを波形整形した出力を生じる
バッファを２個備え、チップ内部回路をアクティブ／ス
タンバイに制御する信号を出力するその一方は、該外部
信号の立ち下がりに敏感で、立ち上がりに鈍感な特性で
あり、 チップの出力回路をアクティブ／スタンバイに制御する
信号を出力するもう一方は、該外部信号の立ち下がりに
も立ち上がりにも敏感な特性としたことを特徴とする半
導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011577A JP2728533B2 (ja) | 1990-01-19 | 1990-01-19 | 半導体装置 |
| US07/642,837 US5149990A (en) | 1990-01-19 | 1991-01-18 | Semiconductor device for preventing malfunction caused by a noise |
| EP91300435A EP0439310B1 (en) | 1990-01-19 | 1991-01-19 | Semiconductor device for preventing malfunction caused by a noise |
| DE69118419T DE69118419T2 (de) | 1990-01-19 | 1991-01-19 | Halbleiterschaltung zum Verhindern von Störungen aufgrund von Geräuschen |
| KR1019910000919A KR940009079B1 (ko) | 1990-01-19 | 1991-01-19 | 노이즈로 인한 오동작을 방지하기 위한 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011577A JP2728533B2 (ja) | 1990-01-19 | 1990-01-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03216012A true JPH03216012A (ja) | 1991-09-24 |
| JP2728533B2 JP2728533B2 (ja) | 1998-03-18 |
Family
ID=11781771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011577A Expired - Lifetime JP2728533B2 (ja) | 1990-01-19 | 1990-01-19 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
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| EP (1) | EP0439310B1 (ja) |
| JP (1) | JP2728533B2 (ja) |
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| DE (1) | DE69118419T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05152859A (ja) * | 1991-11-27 | 1993-06-18 | Mitsubishi Electric Corp | 半導体装置 |
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| US5550840A (en) * | 1994-01-12 | 1996-08-27 | Lsi Logic Corporation | Noise suppression in large three state busses during test |
| US5519344A (en) * | 1994-06-30 | 1996-05-21 | Proebsting; Robert J. | Fast propagation technique in CMOS integrated circuits |
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| US5524096A (en) * | 1995-06-29 | 1996-06-04 | Micron Quantum Devices, Inc. | Circuit for generating a delayed standby signal in response to an external standby command |
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| US5929680A (en) * | 1997-05-16 | 1999-07-27 | Tritech Microelectronics International Ltd | Short circuit reduced CMOS buffer circuit |
| JP2000188534A (ja) | 1998-04-23 | 2000-07-04 | Hewlett Packard Co <Hp> | クロック・バッファ回路装置 |
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| US6552589B1 (en) * | 1999-10-21 | 2003-04-22 | International Business Machines Corporation | Method and apparatus for process independent clock signal distribution |
| US6466074B2 (en) * | 2001-03-30 | 2002-10-15 | Intel Corporation | Low skew minimized clock splitter |
| KR100380025B1 (ko) * | 2001-04-18 | 2003-04-18 | 삼성전자주식회사 | 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈면역성 향상장치 |
| DE102004054546B4 (de) * | 2004-11-11 | 2011-06-22 | Qimonda AG, 81739 | Treiberschaltung |
| US7409659B2 (en) * | 2004-11-12 | 2008-08-05 | Agere Systems Inc. | System and method for suppressing crosstalk glitch in digital circuits |
| KR101151102B1 (ko) * | 2010-10-26 | 2012-06-01 | 에스케이하이닉스 주식회사 | 데이터 출력 드라이버 및 이를 구비한 집적 회로 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5957525A (ja) * | 1982-09-28 | 1984-04-03 | Fujitsu Ltd | Ｃｍｉｓ回路装置 |
| US4567385A (en) * | 1983-06-22 | 1986-01-28 | Harris Corporation | Power switched logic gates |
| JPS635553A (ja) * | 1986-06-25 | 1988-01-11 | Fujitsu Ltd | バツフア回路 |
| JPH0289292A (ja) * | 1988-09-26 | 1990-03-29 | Toshiba Corp | 半導体メモリ |
-
1990
- 1990-01-19 JP JP2011577A patent/JP2728533B2/ja not_active Expired - Lifetime
-
1991
- 1991-01-18 US US07/642,837 patent/US5149990A/en not_active Expired - Fee Related
- 1991-01-19 EP EP91300435A patent/EP0439310B1/en not_active Expired - Lifetime
- 1991-01-19 KR KR1019910000919A patent/KR940009079B1/ko not_active Expired - Fee Related
- 1991-01-19 DE DE69118419T patent/DE69118419T2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05152859A (ja) * | 1991-11-27 | 1993-06-18 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0439310A2 (en) | 1991-07-31 |
| JP2728533B2 (ja) | 1998-03-18 |
| EP0439310A3 (en) | 1991-11-13 |
| KR940009079B1 (ko) | 1994-09-29 |
| US5149990A (en) | 1992-09-22 |
| DE69118419D1 (de) | 1996-05-09 |
| KR910014939A (ko) | 1991-08-31 |
| DE69118419T2 (de) | 1996-08-22 |
| EP0439310B1 (en) | 1996-04-03 |
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