JPH03216753A - Ｄｍａ転送方法 - Google Patents
Ｄｍａ転送方法Info
- Publication number
- JPH03216753A JPH03216753A JP1233590A JP1233590A JPH03216753A JP H03216753 A JPH03216753 A JP H03216753A JP 1233590 A JP1233590 A JP 1233590A JP 1233590 A JP1233590 A JP 1233590A JP H03216753 A JPH03216753 A JP H03216753A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bus
- transfer
- buses
- dmac
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Information Transfer Systems (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロプロセッサを使用した、複数のバスを
持つ演算処理システムにおいて、複数バス間で，データ
をＤ Ｍ Ａ （ＤＩＲＥＣＴ ＭＥＭＯＲＹ ＡＣＣ
ＥＳＳ）転送するＤＭＡ転送方法に関する。
持つ演算処理システムにおいて、複数バス間で，データ
をＤ Ｍ Ａ （ＤＩＲＥＣＴ ＭＥＭＯＲＹ ＡＣＣ
ＥＳＳ）転送するＤＭＡ転送方法に関する。
（従来の技術）
第２図は、第１及び第２のＣＰＵＩＩ， １８、第１及
び第２のＲＡＭ１２． １７、第１及び第２のデータバ
スＤＢＩ，ＤＢ２並びにアドレスバスＡＢＩ，ＡＢ２等
を有する演算処理システムの構成図である．このシステ
ムにおける従来のＤＭＡ転送方法を以下に説明する。
び第２のＲＡＭ１２． １７、第１及び第２のデータバ
スＤＢＩ，ＤＢ２並びにアドレスバスＡＢＩ，ＡＢ２等
を有する演算処理システムの構成図である．このシステ
ムにおける従来のＤＭＡ転送方法を以下に説明する。
従来において，例えば第１のＲＡＭｌ２から第２のＲＡ
Ｍ１７ヘデータをＤＭＡ転送する場合，データバスＤＢ
Ｉ及びアドレスバスＡＢＩに接続されたＤＭＡＣ（ＤＭ
Ａコントローラ）１３はＣＰＵＩＩよりＤＭＡ転送が起
動されると、第１，第２のデータバスＤＢＩ，ＤＢ２及
びアドレスバスＡＢＩ，ＡＢ２を獲得するために、Ｄ
Ｍ Ａ Ｃ １３は第１のデータバスＤＢＩ及びアドレ
スバスＡＢＩを獲得した後、更に第２のデータバスＤＢ
２及びアドレスバスＡＢ２を獲得しに行く。
Ｍ１７ヘデータをＤＭＡ転送する場合，データバスＤＢ
Ｉ及びアドレスバスＡＢＩに接続されたＤＭＡＣ（ＤＭ
Ａコントローラ）１３はＣＰＵＩＩよりＤＭＡ転送が起
動されると、第１，第２のデータバスＤＢＩ，ＤＢ２及
びアドレスバスＡＢＩ，ＡＢ２を獲得するために、Ｄ
Ｍ Ａ Ｃ １３は第１のデータバスＤＢＩ及びアドレ
スバスＡＢＩを獲得した後、更に第２のデータバスＤＢ
２及びアドレスバスＡＢ２を獲得しに行く。
そして、これら両方のバスの獲得が完了すると各バス間
のアドレスバスバッファ１４及びデータバスハッファｌ
５を活かしてアドレスバスＡＢＩ，ＡＢ２相互間及びデ
ータバスＤＢＩ，ＤＢ２相互間を接続し、ＲＡＭ１２か
らＲＡＭ１７ヘデータ転送を行なう。このデータ転送を
完了すると、上記アドレスバス及びデータバスを開放す
る。なお，図において、１６はバス調停回路である。
のアドレスバスバッファ１４及びデータバスハッファｌ
５を活かしてアドレスバスＡＢＩ，ＡＢ２相互間及びデ
ータバスＤＢＩ，ＤＢ２相互間を接続し、ＲＡＭ１２か
らＲＡＭ１７ヘデータ転送を行なう。このデータ転送を
完了すると、上記アドレスバス及びデータバスを開放す
る。なお，図において、１６はバス調停回路である。
（発明が解決しようとする課題）
上記従来の方法では、各ＲＡＭに対応する第１及び第２
のバスを獲得しなければＤＭＡ転送を行なうことができ
ないため、バスの獲得までに多くの時間を要する。この
ため、特にＣＰＵＩＩはバスを開け渡す時間が長くなり
、他の処理を行なうことができない。
のバスを獲得しなければＤＭＡ転送を行なうことができ
ないため、バスの獲得までに多くの時間を要する。この
ため、特にＣＰＵＩＩはバスを開け渡す時間が長くなり
、他の処理を行なうことができない。
つまり，第１のデータバスＤＢＩ及びアドレスバスＡＢ
Ｉを獲得した後、直ちに第２のデータバスＤＢ２及びア
ドレスバスＡＢ２を獲得できればよいが、第２のＣＰＵ
１８が第２のデータバスＤＢ２及びアドレスバスＡＢ２
を使用していてこれらを直ちに獲得できない場合には、
これらを獲得できるまでＣＰＵＩＩは更に待たされるこ
とになる。
Ｉを獲得した後、直ちに第２のデータバスＤＢ２及びア
ドレスバスＡＢ２を獲得できればよいが、第２のＣＰＵ
１８が第２のデータバスＤＢ２及びアドレスバスＡＢ２
を使用していてこれらを直ちに獲得できない場合には、
これらを獲得できるまでＣＰＵＩＩは更に待たされるこ
とになる。
すなわち，第１のＣＰＵＩＩは第２（７）ＣＰＵ１８（
７１処理に引きずられてしまうという欠点がある。
７１処理に引きずられてしまうという欠点がある。
従って従来においては、二つのバス間でＤＭＡ転送を行
おうとすると、二つのバスを同時に獲得しなければなら
ないため、バス獲得に時間を要してＣＰＵが実際に処理
を行える時間が減少し、また待機状態にあるＣＰＵに対
する外部からの処理要求に対して速応性がなくなるとい
う問題があった。
おうとすると、二つのバスを同時に獲得しなければなら
ないため、バス獲得に時間を要してＣＰＵが実際に処理
を行える時間が減少し、また待機状態にあるＣＰＵに対
する外部からの処理要求に対して速応性がなくなるとい
う問題があった。
本発明は上記問題点を解決するためになされたもので、
その目的とするところは，バスの獲得に要する時間を減
少させてＣＰＵの速応性を高めたＤＭＡ転送方法を提供
することにある。
その目的とするところは，バスの獲得に要する時間を減
少させてＣＰＵの速応性を高めたＤＭＡ転送方法を提供
することにある。
（課題を解決するための手段）
上記目的を達成するため、′本発明はそれぞれにメモリ
が接続された複数のバスを備えてなる演算処理システム
であって、所定のバスにそれぞれ接続されたメモリ間で
データを転送するＤＭＡ転送方法において、ＤＭＡ転送
を行なう各バス上にＤＭＡコントローラをそれぞれ設け
、かつ、該各バス間に単一のデータ転送用バッファを設
けると共に，データ送信側のバス上の前記ＤＭＡコント
ローラは、当該バスを介して転送元のメモリから前記転
送用バッファへデータを送信し、その後，データ受信側
のバス上の前記ＤＭＡコントローラは、前記転送用バッ
ファからデータを取り出し、当該バスを介して転送先の
メモリにデータを転送するものである。
が接続された複数のバスを備えてなる演算処理システム
であって、所定のバスにそれぞれ接続されたメモリ間で
データを転送するＤＭＡ転送方法において、ＤＭＡ転送
を行なう各バス上にＤＭＡコントローラをそれぞれ設け
、かつ、該各バス間に単一のデータ転送用バッファを設
けると共に，データ送信側のバス上の前記ＤＭＡコント
ローラは、当該バスを介して転送元のメモリから前記転
送用バッファへデータを送信し、その後，データ受信側
のバス上の前記ＤＭＡコントローラは、前記転送用バッ
ファからデータを取り出し、当該バスを介して転送先の
メモリにデータを転送するものである。
また、本発明は、バスが三つ以上ある演算処理システム
であって，これらのうちの任意のバス間でＤＭＡ転送を
行なう場合にも，同様の原理により適用することができ
る。
であって，これらのうちの任意のバス間でＤＭＡ転送を
行なう場合にも，同様の原理により適用することができ
る。
（作用）
本発明によれば、任意のバスそれぞれにＤＭＡＣが設け
られ、バス間にはデータ転送用バッファが設けられる。
られ、バス間にはデータ転送用バッファが設けられる。
ＤＭＡ転送手順としては、まず、送信側のバス上のＤＭ
ＡＣがメモリから転送用バッファへデータを送り，その
後，受信側のバス上のＤＭＡＣが前記転送用バッファか
らデータを取り出して転送先のメモリへ送る。このよう
にＤＭＡ転送時には，常に転送用バッファを介した片側
のバスのみを占有して二つのバスを同時に占有すること
はないため、従来のように両方のバスを同時に獲得しな
ければならないために生じる無駄時間を減少させること
ができる。
ＡＣがメモリから転送用バッファへデータを送り，その
後，受信側のバス上のＤＭＡＣが前記転送用バッファか
らデータを取り出して転送先のメモリへ送る。このよう
にＤＭＡ転送時には，常に転送用バッファを介した片側
のバスのみを占有して二つのバスを同時に占有すること
はないため、従来のように両方のバスを同時に獲得しな
ければならないために生じる無駄時間を減少させること
ができる。
これにより、一方のＣＰＵは自側のバスのみが開放され
れば別の処理に移ることができ、外部からの処理要求に
対する速応性を高めることが可能になる。
れば別の処理に移ることができ、外部からの処理要求に
対する速応性を高めることが可能になる。
（実施例）
以下、図に沿って本発明の実施例を説明する。
第１図はこの実施例が適用される演算処理システムの構
成を示すものであり、図において１は第１のＣＰＵ、８
は第２のＣＰＵ、２は第１のＲＡＭ、３は第１のＤＭＡ
Ｃ、６は第２のＤＭＡＣ．ＡＢＩはＣＰＵ１とＲＡＭ２
とＤＭＡＣ３とが接続された第１のアドレスバス、ＡＢ
２はＣＰＵ８とＲＡＭ７とＤＭＡＣ６とが接続された第
２のアドレスバス、ＤＢＩはＣ；ＰＵＩとＲＡＭ２とＤ
ＭＡＣ３とが接続された第１のデータバス、ＤＢ２はＣ
ＰＵ８とＲＡＭ７とＤＭＡＣ６とが接続された第２のデ
ータバス、４はデータバスＤＢＩ，ＤＢ２が相互に接続
されるデータ転送用バッファ、５はデータバスＤＢＩと
ＤＭＡＣ６との間に設けられたＤＭＡＣ制御回路をそれ
ぞれ示している。
成を示すものであり、図において１は第１のＣＰＵ、８
は第２のＣＰＵ、２は第１のＲＡＭ、３は第１のＤＭＡ
Ｃ、６は第２のＤＭＡＣ．ＡＢＩはＣＰＵ１とＲＡＭ２
とＤＭＡＣ３とが接続された第１のアドレスバス、ＡＢ
２はＣＰＵ８とＲＡＭ７とＤＭＡＣ６とが接続された第
２のアドレスバス、ＤＢＩはＣ；ＰＵＩとＲＡＭ２とＤ
ＭＡＣ３とが接続された第１のデータバス、ＤＢ２はＣ
ＰＵ８とＲＡＭ７とＤＭＡＣ６とが接続された第２のデ
ータバス、４はデータバスＤＢＩ，ＤＢ２が相互に接続
されるデータ転送用バッファ、５はデータバスＤＢＩと
ＤＭＡＣ６との間に設けられたＤＭＡＣ制御回路をそれ
ぞれ示している。
次にこの動作を説明する。なお、以下の説明では、第１
のＲＡＭ２から第２のＲＡＭ７ヘデータを転送する場合
のみについて述べるが、逆方向の転送も同様の手順で行
なうことが可能である。また、三つ以上の複数バス間の
データ転送も同様な方法によって行なうことができる。
のＲＡＭ２から第２のＲＡＭ７ヘデータを転送する場合
のみについて述べるが、逆方向の転送も同様の手順で行
なうことが可能である。また、三つ以上の複数バス間の
データ転送も同様な方法によって行なうことができる。
まず第１図において，第１のＲＡＭ２から第２のＲＡＭ
７ヘデータを転送する場合、第１のＣＰＵ１は転送元ア
ドレス（第１のＲＡＭ２のアドレス）と転送数とを第１
のＤＭＡＣ３に設定する。
７ヘデータを転送する場合、第１のＣＰＵ１は転送元ア
ドレス（第１のＲＡＭ２のアドレス）と転送数とを第１
のＤＭＡＣ３に設定する。
次に，第１のＣＰＵＩは、ＤＭＡＣ制御回路５を？して
転送先アドレス（第２のＲＡＭ７のアドレス）と転送数
とを第２のＤＭＡＣ６に設定する。
転送先アドレス（第２のＲＡＭ７のアドレス）と転送数
とを第２のＤＭＡＣ６に設定する。
その後、第１のＣＰＵＩが第１のＤＭＡＣ３に転送指令
を与えると，第１のＤＭＡＣ３は第１のＲＡＭ２からデ
ータバスＤＢＩを介して転送用バッファ４ヘデータを送
る。第１のＤＭＡＣ３は第１の転送要求信号（第１のＤ
ＭＡＣ３の転送終了信号）Ｓエを第２のＤＭＡＣ６へ送
ることにより、第２のＤＭＡＣ６は転送用バッファ４か
らデータを取り出してデータバスＤＢ２を介し第２のＲ
ＡＭ７へ送る。これで１データ単位（８ビットあるいは
１６ビット）の転送が終わり，次の１データ単位の転送
を開始する。
を与えると，第１のＤＭＡＣ３は第１のＲＡＭ２からデ
ータバスＤＢＩを介して転送用バッファ４ヘデータを送
る。第１のＤＭＡＣ３は第１の転送要求信号（第１のＤ
ＭＡＣ３の転送終了信号）Ｓエを第２のＤＭＡＣ６へ送
ることにより、第２のＤＭＡＣ６は転送用バッファ４か
らデータを取り出してデータバスＤＢ２を介し第２のＲ
ＡＭ７へ送る。これで１データ単位（８ビットあるいは
１６ビット）の転送が終わり，次の１データ単位の転送
を開始する。
すなわち、第２のＤＭＡＣ６は第２の転送要求信号（第
２のＤＭＡＣ６の転送終了信号）Ｓ２を第１のＤＭＡＣ
３へ送り，これを受けたＤＭＡＣ３は次の１データ単位
を第ｌのＲＡＭ２から転送用バッファ４へ送る。第１の
ＤＭＡＣ３は第１の転送要求信号（第１のＤＭＡＣ３の
転送終了信号）Ｓ■を第２のＤＭＡＣ６へ送ることによ
り、第２のＤＭＡＣ６は転送用バッファ４からデータを
取り出して第２のＲＡＭ７へ送る。これで次の１データ
単位の転送が終了し、このような転送の繰り返しを設定
転送数だけ行なうことにより、全データのＤＭＡ転送が
完了することになる。
２のＤＭＡＣ６の転送終了信号）Ｓ２を第１のＤＭＡＣ
３へ送り，これを受けたＤＭＡＣ３は次の１データ単位
を第ｌのＲＡＭ２から転送用バッファ４へ送る。第１の
ＤＭＡＣ３は第１の転送要求信号（第１のＤＭＡＣ３の
転送終了信号）Ｓ■を第２のＤＭＡＣ６へ送ることによ
り、第２のＤＭＡＣ６は転送用バッファ４からデータを
取り出して第２のＲＡＭ７へ送る。これで次の１データ
単位の転送が終了し、このような転送の繰り返しを設定
転送数だけ行なうことにより、全データのＤＭＡ転送が
完了することになる。
なお、上記実施例は、メモリ及びＤＭＡＣがそれぞれ設
けられた二つのバスを有する演算処理システムに本発明
を適用した場合のものであるが，本発明は同様の三つ以
上のバスを備えたシステムにおいて、任意のバス間でデ
ータをＤＭＡ転送する場合に適用することができる． （発明の効果） 以上のように本発明によれば、各バスに設けられた個々
のＤＭＡＣが個々のバス上で通常の転送動作を行ない、
かつ転送用バッファがバス間のデータの仲介を行なう構
成であり、ＤＭＡ転送時には両方のバスを同時に占有す
る必要がない。
けられた二つのバスを有する演算処理システムに本発明
を適用した場合のものであるが，本発明は同様の三つ以
上のバスを備えたシステムにおいて、任意のバス間でデ
ータをＤＭＡ転送する場合に適用することができる． （発明の効果） 以上のように本発明によれば、各バスに設けられた個々
のＤＭＡＣが個々のバス上で通常の転送動作を行ない、
かつ転送用バッファがバス間のデータの仲介を行なう構
成であり、ＤＭＡ転送時には両方のバスを同時に占有す
る必要がない。
このため、従来のようにデータ転送時に片側のバスが既
に獲得されている状態で、その獲得されている側のＣＰ
Ｕは他側のバスが獲得されるまでホールドされるという
不都合がない。従って，ＤＭＡ転送にあたりバス獲得の
ための無駄時間を減少させることができ、ＣＰＵは外部
からの処理要求に対し迅速に対処することができるとい
う効果がある。
に獲得されている状態で、その獲得されている側のＣＰ
Ｕは他側のバスが獲得されるまでホールドされるという
不都合がない。従って，ＤＭＡ転送にあたりバス獲得の
ための無駄時間を減少させることができ、ＣＰＵは外部
からの処理要求に対し迅速に対処することができるとい
う効果がある。
第１図は本発明の一実施例が適用される演算処理システ
ムの構成図、第２図は従来の技術を説明するための演算
゛処理システムの構成図である。 １，８・・・ＣＰＵ ２，７・・・ＲＡＭ３，
６・・・ＤＭＡＣ ４・・・データ転送用バッファ５
・・・ＤＭＡＣ制御回路 ＡＢＩ，ＡＢ２・・・アドレスバス ＤＢＩ，ＤＢ２・・・データバス Ｓ，，Ｓ，・・・転送要求信号
ムの構成図、第２図は従来の技術を説明するための演算
゛処理システムの構成図である。 １，８・・・ＣＰＵ ２，７・・・ＲＡＭ３，
６・・・ＤＭＡＣ ４・・・データ転送用バッファ５
・・・ＤＭＡＣ制御回路 ＡＢＩ，ＡＢ２・・・アドレスバス ＤＢＩ，ＤＢ２・・・データバス Ｓ，，Ｓ，・・・転送要求信号
Claims (1)
- 【特許請求の範囲】 それぞれにメモリが接続された複数のバスを備えてなる
演算処理システムであって、所定のバスにそれぞれ接続
されたメモリ間でデータを転送するＤＭＡ転送方法にお
いて、 ＤＭＡ転送を行なう各バス上にＤＭＡコントローラをそ
れぞれ設け、かつ、該各バス間に単一のデータ転送用バ
ッファを設けると共に、データ送信側のバス上の前記Ｄ
ＭＡコントローラは、当該バスを介して転送元のメモリ
から前記転送用バッフアへデータを送信し、その後、デ
ータ受信側のバス上の前記ＤＭＡコントローラは、前記
転送用バッファからデータを取り出し、当該バスを介し
て転送先のメモリにデータを転送することを特徴とする
ＤＭＡ転送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1233590A JPH03216753A (ja) | 1990-01-22 | 1990-01-22 | Ｄｍａ転送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1233590A JPH03216753A (ja) | 1990-01-22 | 1990-01-22 | Ｄｍａ転送方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03216753A true JPH03216753A (ja) | 1991-09-24 |
Family
ID=11802432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1233590A Pending JPH03216753A (ja) | 1990-01-22 | 1990-01-22 | Ｄｍａ転送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03216753A (ja) |
-
1990
- 1990-01-22 JP JP1233590A patent/JPH03216753A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4817037A (en) | Data processing system with overlap bus cycle operations | |
| US5925118A (en) | Methods and architectures for overlapped read and write operations | |
| JPS63255759A (ja) | 制御システム | |
| US6782439B2 (en) | Bus system and execution scheduling method for access commands thereof | |
| US4958271A (en) | Transfer control equipment | |
| JPH03216753A (ja) | Ｄｍａ転送方法 | |
| JPH0343804A (ja) | シーケンス制御装置 | |
| JPH0236016B2 (ja) | ||
| JP2687716B2 (ja) | 情報処理装置 | |
| JPS6363940B2 (ja) | ||
| JP2705955B2 (ja) | 並列情報処理装置 | |
| JPS6217780B2 (ja) | ||
| JPS61271555A (ja) | ダイレクトメモリアクセス転送方式 | |
| JPH10341257A (ja) | パケット処理装置 | |
| JPS6337418B2 (ja) | ||
| JPH0232450A (ja) | キャッシュメモリ制御方式 | |
| JPH0298765A (ja) | Ｄｍａデータ転送方式 | |
| JPS63163952A (ja) | デ−タ転送方式 | |
| JP2002259328A (ja) | バス調停システム及びこのシステムにおけるバスマスタとなる装置の中断処理方法 | |
| JPH08278942A (ja) | 情報処理システム及びバス調停方法 | |
| JPS62145345A (ja) | 直接メモリアクセス間隔制御方式 | |
| JPS62175851A (ja) | メモリ管理システム | |
| JPH01114959A (ja) | メモリデータ転送方式 | |
| JPH03164851A (ja) | データ処理装置 | |
| JPH11134288A (ja) | バスコントローラ |