JPH03218010A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03218010A JPH03218010A JP2014406A JP1440690A JPH03218010A JP H03218010 A JPH03218010 A JP H03218010A JP 2014406 A JP2014406 A JP 2014406A JP 1440690 A JP1440690 A JP 1440690A JP H03218010 A JPH03218010 A JP H03218010A
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- JP
- Japan
- Prior art keywords
- pattern
- dimension
- gate electrode
- memory cell
- dimensions
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、カーボン系のガスを含んだエッチノグガス
を用いてメモリセルのゲート製造工程のエッチングを行
うに際し、パターン形成後における寸法管理パターンの
寸法と、メモリセル内のゲート電極の寸法のウェハ面内
のばらつきの相関の改善を目的とした、改良された寸法
管理パターンを用いた半導体装置の製造方法に関するも
のである。
を用いてメモリセルのゲート製造工程のエッチングを行
うに際し、パターン形成後における寸法管理パターンの
寸法と、メモリセル内のゲート電極の寸法のウェハ面内
のばらつきの相関の改善を目的とした、改良された寸法
管理パターンを用いた半導体装置の製造方法に関するも
のである。
第２図（ａ），（ｂ）に従来のこの種の寸法管理パター
ンの一例を示す。第２図（ａ），（ｂ）はゲートパター
ン形成時における寸法管理パターンとメモリセル内部を
示す平面図およびその断面図である。これらの図におい
て、１は８１基板、２は下敷酸化膜、３はポリシリコン
膜をエッチングして形成したメモリトランジスタと選択
トランジスタのゲート電ｉ、３ａは同じくポリンリコレ
膜をエッチングして形成した寸法管理パターンである。
ンの一例を示す。第２図（ａ），（ｂ）はゲートパター
ン形成時における寸法管理パターンとメモリセル内部を
示す平面図およびその断面図である。これらの図におい
て、１は８１基板、２は下敷酸化膜、３はポリシリコン
膜をエッチングして形成したメモリトランジスタと選択
トランジスタのゲート電ｉ、３ａは同じくポリンリコレ
膜をエッチングして形成した寸法管理パターンである。
そして、Ａ，Ｂは寸法管理パターン部分と、メモリセル
内部とをそれぞれ示している。なお、寸法管理バターノ
３ａがＬ字形をしているのは、ステ・ソバの収差により
Ｘ方向のライノとｙ方向のライ，の線輻が露光現像後に
違ってくることのチェックのためである。
内部とをそれぞれ示している。なお、寸法管理バターノ
３ａがＬ字形をしているのは、ステ・ソバの収差により
Ｘ方向のライノとｙ方向のライ，の線輻が露光現像後に
違ってくることのチェックのためである。
次に、従来の半導体装置の製造に伴う寸法管理バターノ
の形成方法およびその機能について第３図（ａ）
（ｂ）を参照して説明する。
の形成方法およびその機能について第３図（ａ）
（ｂ）を参照して説明する。
第３図（ａ）に示すように、ポリンリコンからなるゲー
１− 膜３ ’の上にレジスト等によりマスクパターン
４を形成し、これをマスクとして、プラズマエソチノグ
等の方法により、第３図（ｂ）に示すように、ゲート膜
３′を工・ソチノグ加工する。
１− 膜３ ’の上にレジスト等によりマスクパターン
４を形成し、これをマスクとして、プラズマエソチノグ
等の方法により、第３図（ｂ）に示すように、ゲート膜
３′を工・ソチノグ加工する。
前述の第２図（ａ） （ｂ）は、第３図（ａ）（ｂ
）のマスクパターン４を除去した後の図である。第２図
（ｂ）に示す寸法管理パターン３ａの寸法Ｌ３と、メモ
リセル内部のゲート電極３の寸法Ｌ４との相関をあらか
しめ採っておき、製造工程のエッチ冫グ終了後に寸法管
理パターン３ａの寸法Ｌ３を測定することによって、第
２図（ｂ）に示すメモリセル内部のゲー１〜電極３の寸
法Ｌ４を推定することを機能として有する。
）のマスクパターン４を除去した後の図である。第２図
（ｂ）に示す寸法管理パターン３ａの寸法Ｌ３と、メモ
リセル内部のゲート電極３の寸法Ｌ４との相関をあらか
しめ採っておき、製造工程のエッチ冫グ終了後に寸法管
理パターン３ａの寸法Ｌ３を測定することによって、第
２図（ｂ）に示すメモリセル内部のゲー１〜電極３の寸
法Ｌ４を推定することを機能として有する。
従来の寸法管理バクーン３ａでは、パターン形成時のエ
ッチング特性により、寸法管理パターン３ａの寸ｉＬ３
のウエハ面内でのばらつきと、メモリセル内部の任意の
ゲート電極３の寸法Ｌ４のウエハ面内でのばらつきに著
しい差があり、双方の相関が採れず、メモリセル内部の
ゲート電極３の寸法Ｌ４の推定が困難であった。
ッチング特性により、寸法管理パターン３ａの寸ｉＬ３
のウエハ面内でのばらつきと、メモリセル内部の任意の
ゲート電極３の寸法Ｌ４のウエハ面内でのばらつきに著
しい差があり、双方の相関が採れず、メモリセル内部の
ゲート電極３の寸法Ｌ４の推定が困難であった。
この原因を究明すると、ガス中に含まれるカーボンや、
エッチング中にレジストがスパッタされることにより生
成するカーボンが被エッチング膜のパターンの側壁保護
膜の形成に大きく関与しているためと思われる。したが
って、メモリセル部分のようにパターンが密な部分では
、パターンの側壁の単位面積当りに寄与するカーボン量
がパタンが殊な部分よりも少なくなり、結果としてばら
つきが生ずることになる。
エッチング中にレジストがスパッタされることにより生
成するカーボンが被エッチング膜のパターンの側壁保護
膜の形成に大きく関与しているためと思われる。したが
って、メモリセル部分のようにパターンが密な部分では
、パターンの側壁の単位面積当りに寄与するカーボン量
がパタンが殊な部分よりも少なくなり、結果としてばら
つきが生ずることになる。
この発明は、上記の問題点を解消するためになされたも
ので、寸法管理パターンの寸法の９ェハ面内てのばらつ
きと、メモリセル内部の任意のゲート電極の寸法とのば
らつきを定性的に同じにし、寸法管理バターレの寸法を
測定することによって、メモリセ）Ｌ内部の任意のゲー
ト電極の寸法を推定することを可能にした半導体装置の
製造方法を得ることを目的とするものである。
ので、寸法管理パターンの寸法の９ェハ面内てのばらつ
きと、メモリセル内部の任意のゲート電極の寸法とのば
らつきを定性的に同じにし、寸法管理バターレの寸法を
測定することによって、メモリセ）Ｌ内部の任意のゲー
ト電極の寸法を推定することを可能にした半導体装置の
製造方法を得ることを目的とするものである。
この発明に係る半導体装置の製造方法は、寸法管理バタ
ーノの近傍にダミーパターンを配設し、このダミーパタ
ーンを備えた寸法管理パターンにより半導体装置のゲー
ト電極の寸法をモニタするものである。
ーノの近傍にダミーパターンを配設し、このダミーパタ
ーンを備えた寸法管理パターンにより半導体装置のゲー
ト電極の寸法をモニタするものである。
この発明においては、寸法管理パターンの付近にダミー
バクーンを配設することから、寸法管理パターッの寸法
のウェ，、面内でのばらつきが、メモリセル内部の任意
のゲー１−電極の寸法のウエハ面内でのばらつきと定性
的に同様になり、パクーシ形成後のメモリセル内部の任
意のゲート電極の寸法を正確にモニタできるようになる
。
バクーンを配設することから、寸法管理パターッの寸法
のウェ，、面内でのばらつきが、メモリセル内部の任意
のゲー１−電極の寸法のウエハ面内でのばらつきと定性
的に同様になり、パクーシ形成後のメモリセル内部の任
意のゲート電極の寸法を正確にモニタできるようになる
。
第１図（ａ），（ｂ）はこの発明の一実施例の構造を示
す正面図および断面図である。これらの図において、第
２図，第３図と同一符号は同じものを示し．１１，１２
は前記寸法管理パターン３ａの近傍に配設したダミーパ
ターンであり、Ｌ１は前記寸法管理パターン３ａのパタ
ーン幅、Ｌ２はメモリセル内部のゲートパターンのパタ
ーン幅である。
す正面図および断面図である。これらの図において、第
２図，第３図と同一符号は同じものを示し．１１，１２
は前記寸法管理パターン３ａの近傍に配設したダミーパ
ターンであり、Ｌ１は前記寸法管理パターン３ａのパタ
ーン幅、Ｌ２はメモリセル内部のゲートパターンのパタ
ーン幅である。
ここで、ダミーパターン１１を配設した寸法管理パター
ン３ａを用いた場合、寸法管理パターン３ａの環境とゲ
ート電極の環境は近似したものとなり、パターン形成後
のメモリセル内部のゲート電極３の寸法Ｌ２のウエハ面
内でのばらつきとの相関が著しく改善されるため、この
寸法管理パターン３ａの寸法Ｌ１を測定することにより
、メモリセル内部のゲー１−電極３の寸法Ｌ２の正確な
モニタが可能となる。
ン３ａを用いた場合、寸法管理パターン３ａの環境とゲ
ート電極の環境は近似したものとなり、パターン形成後
のメモリセル内部のゲート電極３の寸法Ｌ２のウエハ面
内でのばらつきとの相関が著しく改善されるため、この
寸法管理パターン３ａの寸法Ｌ１を測定することにより
、メモリセル内部のゲー１−電極３の寸法Ｌ２の正確な
モニタが可能となる。
なお、上記実施例では、寸法管理バクーン３ａの左右に
２本ずつのダミーパターン１１．１２を配設したが、ダ
ミーバター，１１，１２の形状および大きさは任意でよ
い。ただし、ダミーバタン１１．１２と寸法管理バター
，３ａとのスベス幅ＬＳには、最適値が存在しており、
ダミーパターシ１１．１２を配設する場合、あらかしめ
その最適値を実験により求めておくことが望ましい。
２本ずつのダミーパターン１１．１２を配設したが、ダ
ミーバター，１１，１２の形状および大きさは任意でよ
い。ただし、ダミーバタン１１．１２と寸法管理バター
，３ａとのスベス幅ＬＳには、最適値が存在しており、
ダミーパターシ１１．１２を配設する場合、あらかしめ
その最適値を実験により求めておくことが望ましい。
例えば、ＳＦ６Ｆ１１３のガス比が１：１３の場合、ス
ペース幅が１．５μｍまでであればばらつきに有意差が
生じないが、２０μｍにするとしきい値的に有意差が生
してしまう。
ペース幅が１．５μｍまでであればばらつきに有意差が
生じないが、２０μｍにするとしきい値的に有意差が生
してしまう。
また、上記実施例では、ゲーＩ−電極３および寸法管理
パターン３ａの材質はポリシリコンであるとしたが、他
のどのような材質でもよい。
パターン３ａの材質はポリシリコンであるとしたが、他
のどのような材質でもよい。
さらに、ダミーパターン１１，１２を配設した寸法管理
パターン３ａは、ダイリングラインを含めて、チップ内
のどの個所に配置してもよい。
パターン３ａは、ダイリングラインを含めて、チップ内
のどの個所に配置してもよい。
また、この発明はメモリセルのみならず、周辺回路にも
適用することができる。
適用することができる。
この発明は、以上説明したとおり、あらかじめＬティク
ル上に寸法管理パターンの付近に適切な距離をおいて、
ダミーパターンを配設しておくことにより、半導体装置
の各製造工程のパクー，形成後において、この寸法管理
バターノの寸法を測定することにより、メモリセル内部
の任意のゲ１一電極の寸法のウエハ面内でのばらつきを
定性的に正確にモニタできるようになり、歩留りの高い
半導体装置の製造方法が得られろ効果がある。
ル上に寸法管理パターンの付近に適切な距離をおいて、
ダミーパターンを配設しておくことにより、半導体装置
の各製造工程のパクー，形成後において、この寸法管理
バターノの寸法を測定することにより、メモリセル内部
の任意のゲ１一電極の寸法のウエハ面内でのばらつきを
定性的に正確にモニタできるようになり、歩留りの高い
半導体装置の製造方法が得られろ効果がある。
第１図（ａ），（ｂ）はこの発明の一実施例を示す平面
図および断面図、第２図（ａ），（ｂ）は従来例を示す
第１図と同様な図、第３図（．）（ｂ）は従来の寸法管
理パターンおよびメモリセル内部のパターンの形成方法
を説明するための断面図である。 図において、１は３１基板、２は下敷酸化膜、３はゲー
ト電極、３ａは寸法管理パターン、１１，１２はダミー
パターンである。 なお、各図中の同一符号は同一または相当部分を小す。 第 １ 図 １１，１２ ダくーバターシ 第 ２ 図 手 市化 補 正 意 （自発） 平成 ３年 ２月２１ 日 ３．補正をする者 事件との関係 特許出願人 住 所 東京都千代圧区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者 志 岐
守 哉 ４．代 理 住所 人 東京都千代田区丸の内二丁目２番３号 （連絡先０３（３２１３）３４２１特許部）５．補正の
対象 明細書の発明の詳細な説明の欄 ６．補正の内容 明細書の第７頁９行の「２０μ１」 μｍ」と補正する。 を、［２．０ 以
図および断面図、第２図（ａ），（ｂ）は従来例を示す
第１図と同様な図、第３図（．）（ｂ）は従来の寸法管
理パターンおよびメモリセル内部のパターンの形成方法
を説明するための断面図である。 図において、１は３１基板、２は下敷酸化膜、３はゲー
ト電極、３ａは寸法管理パターン、１１，１２はダミー
パターンである。 なお、各図中の同一符号は同一または相当部分を小す。 第 １ 図 １１，１２ ダくーバターシ 第 ２ 図 手 市化 補 正 意 （自発） 平成 ３年 ２月２１ 日 ３．補正をする者 事件との関係 特許出願人 住 所 東京都千代圧区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者 志 岐
守 哉 ４．代 理 住所 人 東京都千代田区丸の内二丁目２番３号 （連絡先０３（３２１３）３４２１特許部）５．補正の
対象 明細書の発明の詳細な説明の欄 ６．補正の内容 明細書の第７頁９行の「２０μ１」 μｍ」と補正する。 を、［２．０ 以
Claims (1)
- カーボン系のガスを含んだエッチングガスを用いてメモ
リセルのゲート製造工程のエッチングを行うに際し、前
記メモリセル内のゲート電極の寸法を管理するためにチ
ップ内の所要個所に寸法管理パターンを設け、この寸法
管理パターンの寸法と、前記メモリセルのゲート電極の
寸法との相関をあらかじめ採っておき、前記寸法管理パ
ターンの寸法を測定することにより、前記メモリセルの
ゲート電極の寸法をモニタする方法において、前記寸法
管理パターンの近傍にダミーパターンを配設しておき、
このダミーパターンを備えた寸法管理パターンの寸法に
より前記メモリセル内のゲート電極の寸法をモニタする
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014406A JPH03218010A (ja) | 1990-01-23 | 1990-01-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014406A JPH03218010A (ja) | 1990-01-23 | 1990-01-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03218010A true JPH03218010A (ja) | 1991-09-25 |
Family
ID=11860170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014406A Pending JPH03218010A (ja) | 1990-01-23 | 1990-01-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03218010A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100300055B1 (ko) * | 1998-10-22 | 2001-10-19 | 김영환 | 반도체 소자의 게이트 크기 평가방법 |
-
1990
- 1990-01-23 JP JP2014406A patent/JPH03218010A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100300055B1 (ko) * | 1998-10-22 | 2001-10-19 | 김영환 | 반도체 소자의 게이트 크기 평가방법 |
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