JPH03218052A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マスクスライス方式により作成される半導体
集積回路装置に関し、特にその電源配線のレイアウトに
適用して有効な技術に関するものである。

〔従来の技術〕

マスクスライス方式とは、カスタムＬＳＩを短納期にて
製造するために用いられるものであり、あらかし約半導
体基板上に多数の基本セルを規則的に配置しておき、ユ
ーザの希望にあわせて上記基本セル間を信号配線で結線
することによって、所望の論理回路を備えたＬＳＩを形
成するものである。

上記マスクスライス方式により作成される半導体集積回
路装置のように、多層配線構造を有する半導体集積回路
装置において、外部より供給される電源は、一対の電源
配線を通じて上記半導体集積回路装置の内部に送られる
。上記一対の電源配線のうち、一方はレベルの高い電圧
（以下、単に電ａ電圧ＶＣＣとも称する〉が供給される
外部電源端子に接続され、もう一方はレベルの低い電圧
（以下、単に接地電圧Ｖ　５　５とも称する）が供給さ
れる外部電源端子に接続される。

上記半導体集積回路装置の外周部には、外部との電気的
接続を採るたｔのボンディングパッドおよび選択的に人
出力バッファ回路、出力バソファ回路、大カバッファ回
路とされるＴ／○セルが連続的に配置される。上記Ｉ／
Ｏセルの上層の、例えば第２層目の配線層には、上記Ｉ
／Ｏセルに電源を供給するための一対の電源配線が形成
される。

上記一対の電源配線は、上記Ｉ／Ｏセルの配置に沿って
上記半導体集積回路装置の外周部に配置される。本願に
おいては、上記外周部に形成される電源配線を以下単に
電源ラインとも称する。

上記Ｉ／Ｏセルによって周囲を囲まれた内部領域（セル
領域）には、複数個の基本セルが規則的に形成され、上
記基本セル上の第１層目の配線層には、上記基本セルの
配置に沿って各基本セルに電源を供給するための電源配
線が形成される。本願においては、上記各基本セルに電
源を供給する電源配線を以下単にセル電源配線とも称す
る。

上記外周部の電源配線（電源ライン）と同一の配線層に
は、上記セル電源配線と上記電源ラインとの電気的接続
を採るための電源配線が形成される。本願においては、
上記セル電源配線と上記電源ラインとを接続する電源配
線を以下単に補助電源幹線とも称する。上記補助電源幹
線は、一対の７４源配線を同一の配線層上に並行して配
置してなり、上記セル領域内に梯子状または格子状に形
成される。

なお、マスクスライス方式の半導体集積回路装置につい
て記載された文献の例としては、特開昭６１−２３４５
号公報、特開昭６　３−４　４　７　４　２号公報、特
願昭６２−１７４７９６号などがある。

〔発明が解決しようとする課題〕

半導体基板上に形成される集積回路の配線材料には、電
気抵抗が低い、ンリコン酸化膜との密着怯が良い、加工
が容易であるなどの理由から主にＡβが使用されてきた
が、集積回路の高密度化に伴う配線の微細化により、エ
レクトロマイグレーション（ＥＭ）に起因するアルミニ
ウム配線の断線不良が深刻な問題となってきた。上記エ
レクトロマイグレーシミンとは、配線材料がキャリャと
運動量を交換して動きだす現象であり、配線中の電流密
度が高いほど顕著になる。従って、半導体集積回路装置
における配線のエレクトロマイグレーション耐性を向上
させることは、信頼性向上の見地から重要な課題である
。本願においては、上記エレクトロマイグレーションに
よる断線を以下単にＥＭＤとも称する。

上記マスクスライス方式による半導体集積回路装置にお
いては、外部から供給された電源が半導体基板の外周部
に形成された電源ラインを通じてセル領域に供給される
ため、上記外周部に形成された電源ライン中の電流密度
が特に高くなることから、電源ラインのＥＭＤ対策が必
須の課題となる。上記電源ラインのＥＭＤ耐性を向上さ
せるだめの方法としては、上記電源ラインの幅を広くし
て電流密度を低減させる方法が考えられる。しかし同一
の配線層に並行して形成される上記電源ラインの幅を広
くすると、その占有面積が増加する。

そのため上記半導体集積回路装置の集積度向上の見地か
ら上記電源ラインの幅を一定以上に拡げることができず
、ＥＭＤ耐性の向上が困難であるという問題がある。

一方、上記マスクスライス方式による半導体集積回路装
置のＩ／Ｏセルは、例えば駆動能力の大きい相補形ＭＩ
ＳＦＥＴ　（ＣＭＯＳ）回路にて形成され、上記Ｉ／Ｏ
セルには上記電源ラインから電源が供給される。ところ
で上記Ｉ／Ｏセルがスイッチング動作を行い、セル領域
の素子に電源電圧Ｖ。Ｃに呼応するようなハイレベルの
信号を供給しようとすると、上記素子や信号配線に形成
された容量性負荷を駆動すべき電流が電源電圧Ｖ。。供
給用の電源ラインから上記Ｉ／○セルに供給される。そ
して多数の上記■／○セルが同時に上記スイッチング動
作を行う場合には、上記電源ラインには非常に大きな電
流が流れようとするが、その電流供給能力との関係で上
記電源ラインの電位が不所望に一時的に低下する。また
上記■／○セルがスイノチング動作を行い、セル領域の
素子に接地電圧Ｖ　５　５に対応するようなローレベル
の信号を供給する場合には、上記容量性負荷に蓄積され
た電荷が上記Ｉ／○セルを通って接地電圧ＶＳＳ用の電
源ラインへと流れる。そしてこのような電流弓き抜き動
作を多数の上記Ｉ／○セルが同時に行う場合には、上記
電源ラインには大きな電流が流れようとするが、その電
流引き抜き能力には限界があるため、上記電源ラインの
電位が不所望に一時的に上昇する。さらに上記スイッチ
ング動作時に、上記相補形ＭＩＳＦＥＴ回路を構成する
ｎチャネル形ＭＩＳＦＥＴとｐチャネル形ＭＩＳＦＥＴ
とが同時にオン状態となってしまう瞬間がある。この時
には電源電圧Ｖ。０が供給される電源ラインから接地電
圧ＶＳＳが供給される電源ラインへと貫通電流が流れる
。そして多数の上記Ｉ／Ｏセルが同時にスイッチング動
作を行った場合には、瞬間的に大きな貫通電流が流れ、
この場合も電源電圧Ｖ。Ｃや接地電圧ＶＳＳが不所望に
変化する。

このような電源ラインの一時的な電位変化、すなわち電
源ノイズは、論理回路を構成するトランジスタに誤動作
を生じさせる虞れがある。例えば接地電圧Ｖ　５　５が
印加されている電源ラインの電位が不所望に上昇した場
合には、ｎチャネル形ＭＩＳＦＥＴのソース電位が上昇
し、その結果上記ｎチャネル形ＭＩＳＦＥＴのゲート電
極−ソース電極間の電位差が相対的に低下するため、本
来は上記ｎチャネル形Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔをオン状
態とすべき時に一時的にオフ状暫になったり、その相互
コンダクタンスが小さくなったりすることがあり得る。

このような誤動作は、また電源電圧Ｖ。０が印加される
際のｐチャネル形ＭＩＳＦＥＴにおいても生ずる。

また上記マスクスライス方式による半導体集積回路装冒
の補助電源幹線は、同一の配線層上に並行して形成され
るが、上記補助電源幹線が格子状に形成される場合には
、上記格子の交点における短絡を防止するために補助電
源幹線は２つの配線層を使って立体的に形成する必要が
ある。また同様に、上記外周部に形成された電源ライン
と上記補助電源幹線とを接続する部分も、短絡を避ける
ため立体的に形成する必要があるため、設計が複雑にな
るという問題点のあることが本発明者によって見出され
た。

本発明の目的は、ＥＭＤ耐性を向上させた電源配線を備
えた半導体集積回路装置を提供することにある。

また本発明の他の目的は、電源ノイズによる誤動作の虞
れがなく、安定した動作が期待できる半導体集積回路装
置を提供することにある。

本発明のさらに他の目的は、補助電源幹線の設計が容易
な半導体集積回路装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち多層配線構造を備えた半導体集積回路装置にお
いて、第１の電源電圧が供給される第１の電源配線と、
第２の電源電圧が供給される第２の電源配線とを別層に
配置するものである。

また上記第１の電源配線と第２の電源配線とを上下に隣
接した別層に重なるように並行して配置するものである
。

さらに上下に隣接した別層に重なるように並行して配置
された上記第１の電源配線と第２の電源配線のそれぞれ
と同一の配線層に、上記第１の電源配線と第２の電源配
線に並行するように第３の電源配線と第４の電源配線を
配置し、上言己第３の電源配線と第４の電源配線も上下
に重なるように並行して配置し、上記第１の電源配線と
第４の電源配線に同一の第１の電源電圧を供給し、上記
第２の電源配線と第３の電源配線に同一の第２の電源電
圧を供給するものである。

〔作　用〕

上記した手段によれば、第１の電源配線と第２の電源配
線を別層に配置することにより、それら一対の電源配線
の一部または全部が所定の絶縁距離をもって相互に重ね
られ、その結果上記それぞれの電源配線の幅を従来より
も広く形成することが可能になるため、上記電源配線中
の電流密度が低減されてＥＭＤ耐性が向上する。また上
下に所定の絶縁距離を保って第１の電源配線と第２の電
源配線を別層に配置することにより、従来のように上記
電源配線の交点部において上記電源配線を立体的に交差
させる必要がなくなるので、上記電源配線の設計が容易
となる。

また第１の電源配線と第２の電源配線を上下に隣接する
別層に重なるように配冒することにより、上記一対の電
源配線の間には従来に比べて格段に大きなカップリング
容量が形成される。そしてかかる大きなカップリング容
量は、電源ノイズによる上記Ｎ源配線の電位の変動を緩
和、吸収するように働くため、電源ノイズによる誤動作
が防止される。

さらに上記した手段によれば、同一電源配線層には、第
１の電＃ｉ電圧と第２の電源電圧とが個別的に供給され
る相互に異なる電源配線が含まれているため、電源配線
の直下または直上に形成された素子への給電が容易にな
り、また上下に重ねられた電源配線層の側端に位置する
電源配線の電源電圧も相互に異なるようになっているた
め、上記電源配線の側方に形成された回路素子への給電
も容易となる。

以下、実施例により本発明を詳述する。なお実施例を説
明するための全図において、同一機能を有するものは同
一の符号を付し、その繰り返しの説明は省略する。

〔実施例１〕 第１図には本発明の一実施例である半導体集積回路装置
の構成図が示されている。なお本図においては、説明を
簡単にするために層間絶縁膜を省略してある。

本図に示される半導体集積回路装置は、例えば３層配線
構造を有し、特に制限はされないが、半導体基板（ンリ
コン単結晶チップ）１０表面の中央部にｐチャネル形Ｍ
ＩＳＦＥＴとｎチャネル形Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔとを
２個づつ備えた相補形ＭＩＳＦＥＴ　（ＣＭＯＳ）にて
形成されたゲートを規則的に配置したＣＭＯＳゲートア
レイである。上記ゲートは論理回路の基本となるもので
、基本セル１１とも呼ばれ、上記基本セル１１を列方向
に配置してセル列１２が形成され、上記セル列１２を行
方向に配置してセル領域２０が構成される。

本実施例１のＣＭＯＳゲートアレイは、上記セル領域２
０内に基本セル１１が隙間なく配置されたいわゆる敷き
詰め方式（ｓｅａ　ｏｆ　ｇａｔｅｓ）と呼ばれるもの
であり、いわゆる固定チャネル方式のようにセル列間に
配線チャネル領域が存在しない。そして上記基本セル１
１内および基本セル１ｌ間を図示しない信号配線にて結
線することにより所望の論理回路が形成される。上記信
号配線はアルミニウム合金からなる、例えば第１層目の
配線にて形成される。上記信号配線の線幅は、例えば２
〜４μｍ程度である。また上記第１層目の配線層には、
基本セル１１に電源を供給するためのアルミニウム合金
からなる一対のセル電源配線１７．１８がそれぞれのセ
ル列１２に沿って形成される。

上記セル電源配線１７．１８の線幅は、例えば６〜１０
μｍ程度である。

上記セル領域２０の周囲には、選択的に入カバッファ、
出力バッファ、または人出力バッファとされるＩ／Ｏセ
ル１３が連続的に形成され、さらにその外側の基板１０
外周部には、外部との電気的接続を採るためのボンディ
ングバッド１４が配置される。上記Ｉ／Ｏセル１３は相
補形ＭＩＳＦＥＴからなり、例えば第１層目配線層の配
線にて結線することにより、入力バッファ、出力バッフ
ァまたは人出力バッファが構成される。また上記Ｉ／Ｏ
セル１３により、静電破壊防止回路やクランブ回路が構
成される。上記多数のボンディングバッド１４のうち、
幾つかは外部から電源の供給を受けるための外部電源端
子であり、上呂己外部電源端子には電源電圧Ｖｃｃ（例
えば５Ｖ）あるいは接地電圧Ｖ，，（例えばＯＶ）が供
給される。

上記Ｉ／Ｏセル１３の上層の、例えば第２層目の配線層
には、上記外部電源端子に供給された電源を上記セル領
域２０内に伝達するための、アルミニウム合金からなる
電源ライン１５．１６が並行して形成される。一方の電
源ライン１５は、上記セル領域２０に面した側に形成さ
れ、上記外部電＃ｉ端子から接地電圧Ｖ　５　５が供給
される。もう一方の電源ライン１６は、上記電源ライン
１５の外側に形成され、上記外部電源端子から電源電圧
Ｖ。。が供給される。上記電源ライン１５．１６は、同
一の配線層に並行して形成されるため、上記■／○セル
１３との電気的接続は従来と同様に容易に行うことがで
きる。

上記電源ライン１５．１６の上層の、例えば第３層目の
配線層には、アルミニウム合金からなる電源ライン５，
６が並行して形成される。上記電源ライン５．６の幅は
、下層の電源ライン１５．１６の幅と概ね同一である。

一方の電源ライン５は、上記電源ライン１６の上層に重
なるように並行して形成され、もう一方の電源ライン６
は、上記電源ライン１５の上層に重なるように並行して
形成される。また上記電源ライン５の数箇所は、斜め下
層に形成された上記電源ライン１５の直上部にまで張り
出して形成され、図示しない絶縁膜の上記張り出し部直
下に開口されたコンタクトホール４７を介して下層の電
源ライン１５と電気的に接続される。すなわち上記電源
ライン５には、接地電圧ＶＳＳが供給される。上計張り
出し部においては、隣接する上記電源ライン６は上記電
源ライン５の張出し部を避けるように湾曲して形成され
る。また上記電源ライン１６の数箇所は、斜め上層に形
成された上記電源ライン６の直下部にまで張り出して形
成され、図示しない絶縁膜に開口されたコンタクトホー
ル４８を介して上層の電源ライン６と電気的に接続され
る。すなわち上記電源ライン６には、電源電圧ＶＣＣが
供給される。なお本図においては、上記それぞれの張り
出し部は代表的に１箇所ずつ示されている。また上記電
源ライン５．６，１５．１６は、基板１０の外周部に沿
って連続的に形成されるが、上下に重なるように形成さ
れる様子を理解し易くするため、その一部を削除して図
示してある。さらに上記電源ライン５，６，１５．１６
は、封止工程におけるパッケージクラブクの発生を防止
するため、例えば４５μｍ程度の幅の配線を複数本並列
に配置して形成されているが、本図においては便宜上１
本の配線として表現してある。上記電源ライン１５を構
成する上記複数本の配線は、接地電圧ＶＳＳが供給され
る１個のＩ／Ｏセル１３より給電され、電源ライン１６
を構成する上記複数本の配線は、電源電圧Ｖ　Ｃ　Ｃが
供給される１個のＩ／Ｏセル１３より給電される。

上記電源ライン５，６，１５．１６によって周囲を囲ま
れたセル領域２０の上層には、前記セル電源配線１７．
１８と上記電源ライン１５．１６との電気的接続を採る
ためのアルミニウム合金からなる補助電源幹線４５．４
６が形成される。

方の補助電源幹線４５は、上記電源ライン１５と同一の
第２層目配線層に形成され、その端部は上記電源ライン
１５と一体的に接続される。すなわち上記補助電源幹線
４５には接地電圧Ｖ　Ｓ　Ｓが供給される。上記補助電
源幹線４５の線幅は、例えば１５〜２５μｍ程度である
。もう一方の補助電源幹線４６は、上記電源ライン６と
同一の第３層目配線層に形成され、その端部は上記電源
ライン６と一体的に接続される。すなわち上記補助電源
幹線４６には電源電圧Ｖ。０が供給される。上記補助電
源幹線４６の線幅は、例えば３０〜５０μｍ程度である
。上記補助電源幹線４５．４６は、いずれも複数本が格
子状に形成される。また上記補助電源幹線４５．４６は
、互いに並行して形成されるが、上下に重なるようには
形成されず、所定の間隔を置いて段違いに形成される。

第２図には上記補助電源幹線４５．４６のより詳細な配
置が示されている。上記補助電源幹線４５．４６の配置
本数や配線サイズ（線幅、膜厚）は、後に詳述する自動
配置配線システムのベースデータに組み込まれた固定パ
ターン情報に基づいて自動的に設定されるため、そのレ
イアウトはゲートアレイの全品種に共通である。すなわ
ち上記補助電源幹線４５．４６の行方向の間隔Ｍおよび
本数、ならびに列方向の間隔Ｎおよび本数のそれぞれは
、使用される周波数および配線サイズを主要な要件とし
て、基本セル１１の数に基づいて規定される。第３図に
は使用される周波数と基本セル数との関係の一例が示さ
れている。本図において、横軸は使用される周波数（Ｍ
ＨＺ）を示し、縦軸は基本セル１１の数（行方向に配列
される基本セル１１の数〔ｍ個〕と列方向に配列される
基本セル１１の数〔ｎ個〕との積）を示している。図中
の曲線ＡＳＢ，Ｃのそれぞれは、補助電源幹線４５の断
面積と補助電源幹線４６の断面積とを加算した補助電源
幹線４５．４６の合計の断面積〔μｍ″〕を示している
。曲線Ａは、例えば補助電源幹線４５．４６の合計の断
面積が２２〜２３μｍ′の場合である。曲線Ｂは、例え
ば補助電源幹線４５．４６の合計の断面噴が３５〜３６
μｍ″の場合である。曲線Ｃは、例えば補助電源幹線４
５．４６の合計の断面積が６１〜６２μｍ′の場合であ
る。

これにより、１個の基本セル１１に最適な電流密度を測
定することができるので、使用される周波数に応じて第
３図から基本セル１１の数とこの数の基本セル１１に必
要な補助電源幹線４５．４６の合計の断面積とを求める
ことができる。

例えば使用される周波数が３０Ｍ七、補助電源幹線４５
．４６の合計の断面積が２２〜２３μｍ”（曲線Ａ）と
する場合、最適な電流密度となるための基本セル１１の
数は約１０００個である。上記基本セル１１の数は、行
方向に配列される基本セル１１の数〔ｍ個〕と列方向に
配列される基本セル１１の数〔ｎ個〕との積であるため
、例えば行方向に配列される１０個の基本セル１ｌ毎に
補助電源幹線４５．４６を各１本ずつ用意し、列方向に
配列される１００個の基本セル１１毎に補助電源幹線４
５．４６を各１本ずつ用意すればよいことになる。本実
施例では、例えば行方向に配列される約１０〜２０個の
基本セル１１毎に補助電源幹線４５．４６を各１本ずつ
用意し、列方向に配列される約１００〜２００個の基本
セル１１毎に補助電源幹線４５．４６を各１本ずつ用意
する。

これにより、行方向に延在する補助電源幹線４５．４６
と列方向に延在する補助電源幹線４５．４６とで区画さ
れた領域内に配列される基本セル１１の数は、他の区画
された領域内に配列される基本セル１１の数と実質的に
等しくなる。また区画されたそれぞれの領域内の電流密
度も実質的に等しくなる。従って、補助電源幹線４５．
４６で区画されたそれぞれの領域は、基本セル１１の数
に基づいて電流密度が最適に設定されるので、いかなる
論理回路を作成した場合でも電流密度の極端な集中は生
じない。なお上記区画された領域内の基本セル１１の使
用率（論理回路の配置割合）は必ずしも１００％である
必要はなく、通常は許容範囲を２０％程度持たせている
ので、８０％程度が平均である。

このように、マスクスライス方式により作成される半導
体集積回路装置のセル領域２０の上層に、列方向に延在
し、かつ行方向に実質的に等間隔Ｍで複数本配置された
補助電源幹線４５．４６と、行方向に延在し、かつ列方
向に実質的に等間隔Ｎで複数本配置された補助電源幹線
４５．４６とを格子状に配置することにより、上記補助
電源幹線４５．４６で区画された各領域内の電流密度を
等しくすることができるので、区画されたそれぞれの領
域内の電流密度に応じて補助電源幹線４５，４６の配線
本数や配線サイズを最適化し、無駄な補助電源幹線４５
．４６の占有面積を縮小し、論理回路の実装率を向上さ
せることができる。

前記第１図に示すように、前記セル列１２の上層に形成
された一対のセル電源配４１１７．１８（７）うち、一
方のセル電源配線１７は、上記セル列１２を構成する基
本セル１１内のｐチャネル形ＭＩＳＦＥＴ上に形成され
、第２層目の配線層に形成されたパッド電極４２および
図示しない層間絶縁膜に開口したコンタクトホール３６
を介して上記補助電源幹線４６に接続される。またもう
一方のセル電源配線１８は、上記基本セル１１内のｎチ
ャネル形ＭＩＳＦＥＴ上に形成され、図示しない絶縁膜
に開口したコンタクトホール３９を介して上記補助電源
幹線４５に接続される。従って、上記電源配線１７には
電源電圧Ｖ。，が、また上記電源配線１８には接地電圧
ＶＳＳがそれぞれ供給される。このように、本実施例１
のＣＭＯＳゲートアレイは、前記Ｉ／Ｏセル１３の上層
に形成された電源ライン５．６，１５．１６から補助電
源幹線４５，４６、さらにセル電源配線１７．１８を通
じてセル領域２０に電源を供給する。

上記電源ライン５，６．１５．１６は、同一の配線層に
並行して形成された従来の電源ラインに比べて細く形成
されるが、それらの幅は少なくとも従来の電源ラインの
半分よりは広い。上記電源ライン５．６，１５．１６の
１本あたりの幅が従来よりも細くなったことにより、そ
の占有面積が従来に比べて縮小されるので、本実施例１
の半導体集積回路装置は、同一チップサイズを有する従
来の半導体集積回路装置に比べて集積度が向上する。ま
た上下に隣接する２層にまたがって形成された電源ライ
ン５と１５、あるいは６と１６は、それぞれ同一の電位
が供給され、それぞれの電源ラインの幅は従来の電源ラ
インの少なくとも半分よりは広いため、同一の電位を持
つ上記電源ラインの全体の幅は従来に比べて広く形成さ
れる。これにより、本実施例１の半導体集積回路装置は
、電源ラインを流れる電流の密度が従来に比べて低減さ
れるので、そのＥＭＤ耐性が向上する。

さらに、従来同一の配線層に並行して形成された電源ラ
インにおけるカップリング容量は、２本の電源ラインの
側面間にのみ形成されていたが、本実施例１における電
源ラインのカップリング容量は、同一の配線層に並行し
て形成された電源ライン５と６、および１５と１６の側
面間に形成されるとともに、上下に重なるように形成さ
れた電源ライン５と１６、および６と１５の表面間にも
形成される。すなわち上記電源ライン５．６，１５．１
６の側面間に形成されるカップリング容量は従来の２倍
に増加しており、これに上記電源ライン５，６，１５．
１６の表面間に形成されるカップリング容量が加わるた
め、上記電源ライン５．６，１５．１６に形成されるカ
ップリング容量は従来に比べて格段に大きくなる。

ところで上記電源ライン５，６，１５．１６に接続され
た複数のＩ／Ｏセル１３が同時にスイッチング動作を行
うと、上記電源ライン５，６，１５．１６には電源ノイ
ズが発生する。上記電源ノイズが発生した場合には上記
増大したカップリング容量が上記ノイズを緩和するよう
に働く。すなわち上記電源ノイズが発生すると、上記電
源ライン５，６，１５．１６の電位が不所望に上昇、あ
るいは低下しようとするが、上記電源ライン５，１５の
接地電圧ＶＳＳが不所望に上昇しようとする場合には余
分な電荷は上記大きなカップリング容量の充電に費やさ
れ、また上記電源ライン６，１６の電源電圧ＶＣＣが不
所望に降下しようとする場合には上記大きなカップリン
グ容量に充電されている電荷がその電圧降下を補償する
。このようにして、上記電源ライン５，６，１５．１６
の電位の不所望な変化が緩和されることにより、本実施
例１の半導体集積回路装置は、上記増大したカップリン
グ容量が電源ノイズを緩和、吸収し、内部に形成された
トランジスタの誤動作を防止するので、安定した回路動
作が確保される。さらに内側の上記電源ライン６．１５
は、上下に別層に形成され、それぞれ電源電圧Ｖ。ｃ１
あるいは接地電圧Ｖ　Ｓ　５が供給されるため、上記内
部領域に給電するにあたっては上記補助電源幹線４６．
４５をそれぞれ上記電源ライン６．１５と同一の配線層
上に形成すればよく、従来のように両者の接続部におけ
る短絡防止のための立体的な配線は不要となる結果、上
記補助電源幹線４６．４５の設計が容易となる。

第４図には上記第１図にて示した基本セル１１、セル電
源配線１７．１８および補助電源幹線４５，４６の詳細
図が示されている。上記基本セル１１は、ｎ形ウェル領
域４０上に形成された２個のｐチャネル形Ｍ　Ｉ　Ｓ　
Ｆ　ＥＴ　（Ｐ，，　Ｐ．）と、ｐ形ウエル領域４ｌ上
に形成された２個のｎチャネル形Ｍｒ　ＳＦＥＴ　（Ｎ
ｌ，Ｎ，）トを備エタ相？ｉｆｌＭ　Ｉ　Ｓ　ＦＥＴ　
（ＣＭＯＳＦＥＴ）にて構成される。上記ｐチャネル形
Ｍ　Ｉ　Ｓ　Ｆ　ＥＴ　（Ｐ．，　Ｐ２）は、互いに並
行して形成された３個のｐ形半導体領域２３．２４．２
５からなり、一方のｐチャネル形ＭＩＳＦＥＴ（ＰＩ）
は、上♂己ｐ形半導体領域のうち、中央に位置するｐ形
半導体領域２４および上記半導体領域のうち一方の端に
位置するｐ形半導体領域２３にて構成され、もう一方の
ｐチャネル形ＭＩＳＦＥＴ（Ｐ２）は、上記ｐチャネル
形ＭＩＳＦＥＴ（Ｐ１）と共通のｐ形半導体領域２４お
よび上記ｐ形半導体領域のうち、もう一方の端に位置す
るｐ形半導体領域２５にて構成される。また上記ｎチャ
ネル形Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　（　Ｎ＋，　Ｎｚ＞は
、並行して形成された３個のｎ形半導体領域２６，２７
．２８からなり、一方のｎチャネル形ＭＩＳＦＥＴ（Ｎ
１）は、上記ｎ形半導体領域のうち中央に位置するｐ形
半導体領域２７および上記ｎ形半導体領域のうち、一方
の端に位置するｎ形半導体領域２６にて構成され、もう
一方のｎチャネル形ＭＩＳＦＥＴ　（Ｎ２＞は、上記ｎ
チャネル形ＭＩＳＦＥＴ（Ｎ）と共通のｎ形半導体領域
２７および上記ｎ形半導体領域のうち、もう一方の端に
位置するｎ形半導体領域２８にて構成される。上記Ｍ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔ（Ｐ，，Ｎ，）には共通のゲート電
極２１が形成され、同じく上記Ｍ　Ｉ　Ｓ　Ｆ　ＥＴ　
（Ｐ２，　Ｎ２）には共通のゲート電極２２が形成され
る。

前記複数個の基本セル１１により構成されたセル列１２
の上層には、上記セル列ｌ２に沿って上記補助電源幹線
４５．４６に接続されるセル電源配１？ｔｌ７，１８が
形成される。上記セル電源配線１７，Ｉ’８は、第１層
目の配線層に並行して形成される。一方のセル電源配線
１７は、パッド電極４２および図示しない層間絶縁膜に
開口したコンタクトホール３６を介して上記補助電源幹
線４６に接続され、かつ図示しない層間絶縁膜に開孔さ
れたコンタクトホール２９を介して上記ｐ形半導体領域
２３に接続される。またもう一方のセル電源配線１８は
、図示しない層間絶縁膜に開孔されたコンタクトホール
３９を介して上記補助電源幹線４５に接続され、かつ図
示しない層間絶縁膜に開孔されたコンタクトホール３０
を介して上記ｎ形半導体領域２６に接続される。

本図に示す基本セル１工には、例えば信号配線３１，３
４．３７およびコンタクトホール２９，３０，３２、３
３．３８を追加することによって、２人力ＮＡＮＤ回路
が形成される。上記セル電源配線１７は、コンタクトホ
ール２９を介してｐ型半導体領域２３．２５に接続され
、上記セル電源配線１８は、コンタクトホール３０を介
してｎ型半導体領域２６に接続される。上記２人力ＮＡ
ＮＤ回路に信号を人力するために、コンタクトホール３
２を介して上記ゲート電極２１に接続される信号配線３
１が形成され、またコンタクトホール３８を介して上記
ゲート電極２２に接続される信号配線３７が形成される
。さらに上記２人力ＮＡＮＤ回路から出力される信号を
他の回路に伝達するための信号配線３４が形成され、コ
ンタクトホール３３を介してｐ形半導体領域２４および
ｎ形半導体領域２８に接続される。

第５図には上記２人力ＮＡＮＤ回路の等価回路が示され
ている。上記２人力ＮＡＮＤ回路は、２個並列に接続さ
れたｐチャネル形ＭＩＳＦＥＴ　（Ｐ，，Ｐ２）と２個
直列に接続されたｎチャネル形ＭＩ　Ｓ　Ｆ　ＥＴ　（
Ｎ，，　Ｎ，）とを組み合わせて形成される。いま信号
配線３１．３７を同時にハイレベルにすると、ｐチャネ
ル形ＭＩＳＦＥＴ　（Ｐ，．Ｐ．）はｔ７状態に、ｎチ
ャネル形ＭＩＳＦＥＴ　（Ｎ，，Ｎ２）はオン状態とな
り、信号配線３４はローレベルとなる。また信号配線３
１．３７のいずれか一方をローレベルに、もう一方をハ
イレベルにすると、ｐチャネル形Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　
Ｔ　（Ｐｌ．　Ｐ２）のいずれか一方がオン状態となり
、信号配線３４はハイレベルとなる。さらに信号配線３
１．３７の両方をローレベルにすると、ｐチャネル形Ｍ
ＩＳＦＥＴ（Ｐ，，Ｐ２）の両方がオン状態となり、信
号配線３４はハイレベルとなる。このように、上記２人
力ＮＡＮＤ回路は論理積の否定動作を行うものである。

次に、本実施例１の半導体集積回路装置の製造工程を第
６図（プロセスフロ一図）を用いて簡単に説明する。

まず半導体基板１０に搭載する論理を設計し、論理回路
図を作成するく５０〉。次に上記論理回路図に基づき、
コンピュータを使用した自動配置配線システム（Ｄｅｓ
＋ｇｎ　Ａｕｔｏｍａｔ＋ｏｎ；ＤＡ）にて論理回路の
配置および結線を自動的に行う〈５１〉。上記自動配置
配線ンステムにおいては、まず最初に前記論理回路図に
基づき、自動配置配線システムで扱える結線情報（ＮＥ
Ｔ　ＦＩＬＥ）として上８己結線情報を自動配置配線ン
ステムに入力する＜５１１＞。

次に上記自動配置配線ンステムのベースデータく５１７
〉に言己憶された仮想的に表現される半導体基板上に電
源配線を自動的に配置する＜５１２＞。

上記ベースデータ＜５　１　７＞は、半導体基板上に基
本セルパターンを配列した情報である。上記電源配線は
補助電源幹線（４５．４６）であり、上記補助電源幹線
は、電源配線本数情報＜５　１　６＞に基づき配置され
る。すなわち前述のように、主に使用される周波数およ
び配線サイズに基づき、ｍ個の基本セル毎に列方向に延
在する補助電源幹線（４５．４６＞を配置し、ｎ個の基
本セル毎に行方向に延在する補助電源幹線（４　５．　
　４　６）を配置する。上記補助電源幹線の自動配置は
、周波数および配線サイズに基づき、格子状の補助電源
幹線で区画された領域内の電流密度を最適に制御できる
ように、配線本数や配線サイズを自由に変化させること
ができる。上記補助電源幹線は、セル領域（２０）内の
みに配置され、その他の領域は電源配線配置禁止領域で
あるので配置されない。

なお電源配線のうち電源ライン（５，６，１５．１６）
およびセル電源配線（１７．１８）は、ベースデータ＜
５１７＞に固定パターンとして記憶されている。

次に自動配置配線システムに人力された結線情報に基づ
き、設計された論理回路の自動配置を行う＜５　１　３
＞。上記論理回路の自動配置は、自動配置配線システム
に記憶されたモジュール（論理機能パターン）＜５１８
＞を上記基本セルパターンに沿って自動的に配置するこ
とにより行う。

次に上記結線情報に基づき、自動的に配置された論理回
路（モジ二ール）間を自動的に信号配線にて結線し、論
理回路情報を完成させる〈５１４〉。次に自動配置配線
ンステムで完成された上記論理回路情報をデザインルー
ルに基づき、マスク作成用データに変換する＜５　１　
５＞。前記結線情報を入力する段階＜５１１＞から上記
マスク作成用データに変換する段階＜５　１　５＞まで
は、自動配置配線システムで自動的に処理される。

次に、上記マスク作成用データに基づき、電子線（ＥＢ
）描画装置にて結線用マスク（結線パターンを有する製
造マスク）を形成しく５２〉、上記結線用マスクを用い
て半導体ウエハ上にデバイスプロセスを施すく５２〉こ
とによって、所定の論理が搭載された半導体集積回路装
置が実質的に完成する。

このように、自動配置配線システムで形成されるマスク
スライス方式の半導体集積回路装置の製造において、上
記自動配置配線システムの電源配線本数情報＜５　１　
６＞に基づき、所定数の基本セル（１１）毎に補助電源
幹線（４５．４６）を自動的に配置する段階＜５　１　
２＞と、その後論理回路の結線パターンを自動的に配置
し＜５　１　３＞、論理回路間を自動的に信号配線で結
線する〈５１４〉ことによって、あらかじめ補助電源幹
線（４５，４６）を最適な電流密度となるように配置し
たので、自動配置配線システムのベースデータに固定パ
ターンとして補助電源幹線を配置し、論理回路間を自動
的に結線する段階の後に所定の領域の電流密度に応じて
補助電源幹線を再度配置しなおす段階がなくなり、この
段階に相当する分、自動配置配線システムの処理段階が
低減し、マスクスライス方式による半導体集積回路装置
の開発期間を短縮することができる。

このように、本実施例１によれば、以下の作用効果を得
ることができる。

（１）．下層（第２層目）の配線層に電源電圧ＶＣＣ用
電源ライン１６と接地電圧ｖ，，用電源ライン１５とを
形成し、その上層（第３層目）に電源電圧ＶＣＣ用電源
ライン６と接地電圧Ｖ　５　５用電源ライン５とを重な
るように配置するため、従来のように一つの配線層に全
ての電源電圧ｖＣｃ用電源ラインと接地電圧ＶＳＳ用電
源ラインとを形成した場合の総電源ライン幅と比較する
と、上記電源電圧Ｖ。Ｃ用電源ライン６，１６の総線幅
、および上記接地電圧ＶＳＳ用電源ライン５．１５の総
線幅のそれぞれの総幅を最大限従来の電源ライン幅まで
拡げることが可能となり、上記電源ライン５．６，１５
．１６内の電流密度を従来よりも低減させ、そのＥＭＤ
耐性を向上させることができる。

（２）．上記（１）により、上記電源電圧Ｖ　ｃ　ｃ用
電源ライン６，１６の総線幅、および接地電圧ＶＳＳ用
電源ライン５．１５の総線幅のそれぞれの線幅を従来の
総電源ライン幅まで拡げなくてもＥＭＤ耐性を従来より
も向上させることができる。すなわち２本づつに分割さ
れた電源電圧Ｖ。０用電源ライン６，１６と接地電圧Ｖ
ＳＳ用電源ライン５．１５のそれぞれの幅を従来の総電
源ラインの幅に比べて細く形成することができる。その
結果半導体集積回路装置における上記電源ライン５，６
．１５．１６の占有面積が従来よりも縮小され、これに
より上記半導体集積回路装置の集積度を向上させること
ができる。

（３）．電源ライン５．６および１５．１６を上下に重
なるように配置したことにより、上記２対の電源ライン
の間に大きなカップリング容量が形成される。上記大き
なカノブリング容量を持つ電源ラインは、Ｉ／Ｏセル１
３の直上に形成され、上記Ｉ／Ｏセル１３に接続される
たと、多数の上記Ｉ／Ｏセル１３がスイッチング動作を
行うことによって発生する電源ノイズを緩和、吸収する
ことができる。これにより上記半導体集積回路装置のノ
イズ耐性が高くなり、安定した動作を確保することがで
きる。

（４），電源ライン６．１５を上下に重なるように配置
したことにより、上記電源ライン６，１５と同一の配線
層に形成される補助電源幹線４６．４５も上下別層に形
成される。従って、上８己補助電源幹線４５．４６を従
来のように互いに短絡防止のために立体的に交差させる
必要がなくなる。これらにより上記補助電源幹線４５．
４６の設計が容易になり、半導体集積回路装置の開発期
間を短縮することができる。

（５）．下層（第２層目）の配線層に電源電工ＶＣＣ用
電源ライン１６、および接地電圧ＶＳＳ用電源ライン１
５を並行に配置したことにより、上記電源ライン１５．
１６の直下層に形成されたＩ／Ｏセル１３への給電は、
従来と同様容易に行うことができる。

〔実施例２〕 第７図には本発明の他の実施例が示されている。

本図に示される実施例２と、前記実施例１との相違点は
、補助電源幹線の部分である。なお本図においても絶縁
膜は省略してある。

実施例１では補助電源幹線４５．４６をそれぞれ別層に
形成したが、本実施例２では同一の配線層に並行して形
成する。この場合には格子状に形成された上記補助電源
幹線のうち、縦横どちらか一方向に向かって形成される
補助電源幹線４５，４６は第２層目の配線層に、また上
記補助電源幹線４５．４６と直交する方向に向かって形
成される補助電源幹線４５’，４６’　は第３層目の配
線層にそれぞれ並行して形成される。上記補助Ｎ源幹線
４５は、その両端部にて電源ライン１５に接続されてい
るが、上記補助電源幹線４５と同一の配線層に形成され
たもう一方の補助電源幹線４６は、その両端部にてその
上層に形成された電源ライン６と接続される。上記補助
電源幹線４６と電源ライン６とは、図示しない絶縁膜に
形成されたコンタクトホール５０を介して接続され、上
記電源ライン６は上記コンタクトホール５０の直上まで
張り出すように形成される。また上記補助電源幹線４６
″は、その両端部にて電源ライン６に接続されるが、上
記補助電源幹線４６゛　と同一の配線層に形成された上
記補助電源幹線４５゜は、その両端部にてその下層に形
成された電源ライン１５と接続される。上記補助電源幹
線４５゜と電源ライン１５とは、図示しない絶縁膜に形
成されたコンタクトホール５０゜を介して接続され、上
記電源ライン１５は上記コンタクトホール５０゜の直下
に張り出すように形成される。上記補助電源幹線４５．
４６および４５’，４６’　は、上下に別層に形成され
るため、格子状に形成された交点での短絡は発生せず、
従来のように上記補助電源幹線を立体的に形成する必要
はない。これにより前記実施例１と同様に上記補助電源
幹線の設計が容易となる。なお上記電源ライン５，６，
１５．１６は、基板１０の外周部に沿って連続して形成
されるが、本図においては上下に重なるよう形成されて
いる様子を理解し易いよう、一部を除去して表現してい
る。また上記電源ライン５．１５の接続部および６．１
６の接続部は省略してある。

本実施例２によれば、前記実施例１の場合と同様に、電
源ライン５，６，１５．１６のＥＭＤ耐性およびノイズ
耐性を向上させ、また補助電源幹線４５．４６．４５’
　，４６’　の設計が容易になるという効果がある。し
かし本実施例２の場合は、一対の補助電源幹線のうち片
方は、電源ラインと接続するときにコンタクトホールを
介する必要があるという不利益を考慮する必要がある。

以上、本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明は前記実施例１、２に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることはいうまでもない。

例えば前記実施例１、２では電源ラインを４本にて構成
し、電位の異なる電源ラインを２本づつ同一配線層に配
置したが、必ずしもこれに限定されるものではなく、例
えば電源ラインを２本のみとし、上下に隣接する別層に
１本ずつ、上下に重なるように形成しても良い。この場
合には下層に形成されたＩ／Ｏセルとの電気的接続に何
らかの工夫が必要となる。

また前記実施例１、２における電源ラインの幅は、従来
同一の配線層に形成された電源ラインの幅よりも細く形
成するものとしたが、必ずしもこれに限定されるもので
はなく、従来の電源ラインと概ね同一幅の２対の電源ラ
インを上下に重ねるように形成してもよい。この場合に
はＥＭＤ耐性はさらに向上するが、半導体集積回路装置
の集積度に関しては従来と実質的に同一となる。

また前記実施例１、２では電源配線をすべてアルミニウ
ム合金にて形成したが、必ずしもこれに限定されるもの
ではなく、タングステン、モリブデンなどの高融点金属
、あるいはそのシリサイドなどを適宜採用することもて
きる。

また前記実施例１、２におけるゲートアレイは敷き詰め
方式となっているが、必ずしもこれに限定されるもので
はなく、固定チヤ不ル方式のものを採用することもでき
る。

また前記実施例１、２では電源ラインに供給される電源
電圧を、接地電圧とそれに対する正電源としたが、必ず
しもこれに限定されるものではなく、一方を負電源とし
てもよく、また他方の電源電圧は接地電圧に限定されな
い。

以上の説明では主として本発明者によってなされた発明
を、その背景となった利用分野であるゲートアレイ方式
の半導体集積回路装置に適用した場合について説明した
が、本発明はそれに限定されるものではなく、スタンダ
ードセル方式のＬＳＩなど、その他の半導体集積回路装
置に広く利用することができる。すなわち本発明は、少
なくとも多層配線構造を持つ半導体集積回路装置に適用
することができる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば下記の通りである
。

（１）．第１の電源電圧が供給される第１の電源配線と
、第２の電源電圧が供給される第２の電源配線とを上下
に隣接した別層に配置することにより、上記電源配線の
幅を広く形成して電源配線中の電流密度を低減させるこ
とができ、当該電源配線のＥＭＤ耐性を向上させること
ができるという効果がある。

（２）　　また上記電源配線の一部または全部を重ねる
ことによって上記電源配線の占有面積を縮小し、半導体
集積回路装置の集積度を向上させることができるという
効果がある。

（３）．また上記電源配線の交点部において上記電源配
線を立体的に形成しなくとも短絡を防止することができ
、上記電源配線の設計が容易になるという効果がある。

４ （４）．また上記第１の電源配線と第２の電源配線を上
下に隣接する別層に重なるように並行して形成すること
により、上記電源配線の間に形成されたカップリング容
量が従来同一の配線層上に並行して形成した電源配線に
形成されたカップリング容量に較べ格段に増大し、上記
増大したカップリング容量が電源ノイズを緩和・吸収す
るため、上配電源ノイズによる上記半導体集積回路の誤
動作を防止することができるという効果がある。

（５）．また下層の配線層には、異なる電源電圧が個別
的に供給される第１の電源配線と第３の電源配線が形成
されるため、上記第１および第３の電源配線の下層に形
成された回路素子への給電が容易になるという効果があ
る。さらに、上下に重なるように形成された第３の電源
配線と第４の電源配線は互いに異なる電源電圧が供給さ
れるため、上配第３および第４の電源配線から離れた側
方位置への給電も容易になるという効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例である半導体集積回路装置
の概略構成図、 第２図は、この半導体集積回路装置の電源配線の配置を
示す半導体基板の概略平面図、第３図は、この半導体集
積回路装置の基本セル数、使用される周波数および電流
密度の関係を示す図、 第４図は、この半導体集積回路装置のセル領域に形成さ
れた回路構成を示す半導体基板の部分拡大平面図、 第５図は、第４図に示された基本セル部分の等価回路図
、 第６図は、この半導体集積回路装置の製造工程を示すプ
ロセスフロ一図、 第７図は、本発明に係る電源配線の他の実施例を示す概
略図である。 ５，６，１５．１６・・・電源ライン、１０・・・半導
体基板、１１・・・基本セル、１２・・・セル列、１３
・・・Ｉ／Ｏセル、１４・・・ボンディングパッド、１
７．１８・・・セル電源配線、２０・・・セル領域、２
１．２２・・・ゲート電極、２３，２４．２５・・・ｐ
形半導体領域、２６，２７．２８・・・ｎ形半導体領域
、２９，３０，３２，３３，３６．３８，３９，４７．
４８・・・コンタクトホール、３１，３４．３７・・・
信号配線、４０・・・ｎ形ウェル領域、４１・・・ｐ形
ウェル領域、４２・・・パッド電極、４５，４６．４５
’　，４６’　　・・・補助電源幹線、５０，５０゜　
・・・コンタクトホール。

Claims (1)

1. 【特許請求の範囲】 １、多層配線構造を備え、第１の電源電圧が供給される
   第１の電源配線と第２の電源電圧が供給される第２の電
   源配線とを別層に配置してなる半導体集積回路装置。 ２、前記第１の電源配線と前記第２の電源配線とを、上
   下に隣接する別層に重なるように並行して配置してなる
   請求項１記載の半導体集積回路装置。 ３、前記第１の電源配線と前記第２の電源配線のそれぞ
   れを複数本並列に配置してなる請求項１記載の半導体集
   積回路装置。 ４、前記第１の電源配線と前記第２の電源配線とを半導
   体基板の外周部に沿って連続的に形成してなる請求項１
   記載の半導体集積回路装置。 ５、前記第１の電源配線と前記第２の電源配線とによっ
   て周囲を囲まれたセル領域の上層に第１の補助電源幹線
   と第２の補助電源幹線とを別層に配置し、前記第１の補
   助電源幹線の端部を前記第１の電源配線と接続するとと
   もに、前記第２の補助電源幹線の端部を前記第２の電源
   配線と接続してなる請求項４記載の半導体集積回路装置
   。 ６、前記第１の補助電源幹線と前記第２の補助電源幹線
   のそれぞれを格子状に配置してなる請求項５記載の半導
   体集積回路装置。 ７、前記第１の補助電源幹線と前記第２の補助電源幹線
   とを並行して配置するとともに、前記第１の補助電源幹
   線と前記第２の補助電源幹線とを所定の間隔を置いて段
   違いに形成してなる請求項６記載の半導体集積回路装置
   。 ８、前記第１の電源配線と同一の配線層には、前記第２
   の電源電圧が供給される第３の電源配線を前記第１の電
   源配線と並行して配置し、前記第２の電源配線と同一の
   配線層には、前記第１の電源電圧が供給される第４の電
   源配線を前記第２の電源配線と並行して配置し、前記第
   ３の電源配線と前記第４の電源配線とは上下に重なるよ
   うに並行して配置してなる請求項２記載の半導体集積回
   路装置。