JPS6329544A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、マスタス
ライス方式を採用する半導体集積回路装置に適用して有
効な技術に関するものである。

〔従来の技術〕

マスクスライス方式を採用する半導体集積回路装置は、
マスタウェーハに施す配線パターン（配線形成工程のマ
スクパターン）の変更により、多くの記憶機能、論理機
能を形成することができる。

マスタウェーハは、一つ又は複数の半導体素子によって
形成された基本セルを、第１方向に複数配置して基本セ
ル列を構成している。基本セルは、例えば、ｐチャネル
ＭＩＳＦＥＴとｎチャネルＭＩＳＦＥＴとからなる相補
型Ｍ　Ｉ　Ｓ　ＦＥＴで構成される。基本セル列は、配
線領域を介在させ、第２方向に所定の間隔で複数配置さ
れ構成されている。この種のマスタスライス方式を採用
する半導体集積回路装置は、ユーザからの依頼に対し短
時間で製品を完成させることができる特徴がある。

半導体集積回路装置の周辺部（チップ周辺部）、具体的
には入出力バッファ回路上部には、電源電圧用配線及び
基準電圧用配線が延在している。電源電圧用配線及び基
ｉ１！電圧用配線は、入出力バッファ回路への電源の供
給、所定の内部回路への電源の供給がし易いように、又
信号配線のレイアウトを制限しないように構成されてい
る。電源電圧用配線及び基準電圧用配線は、電位変動を
低減するため、入出力バッファ回路を実質的に覆う程度
の大きな配線幅で構成されている。電源電圧用配線には
１例えば回路の動作電圧５　［Ｖ］が印加される。基準
電圧用配線には５例えば回路の接地電圧０　［Ｖ］が印
加され、電源電圧用配線よりも外周部に構成される。

半導体集積回路装置は１通常、２層の配線形成工程（例
えば、アルミニウム配線）で所定の回路を構成している
。前記電源電圧用配線及び基準電圧用配線は、基本セル
間若しくは基本セルで形成される論理回路や記憶回路間
を接続する配線と同様に、第２Ｍ日の配線形成工程で形
成される。第１Ｍ日の配線形成工程は、例えば、基本セ
ル内の配線、基本セル列上を延在するｆｆ１ｌ電圧用配
線及び基準電圧用配線を形成する。

なお、マスタスライス方式を採用する半導体集積回路装
置については、例えば、特願昭５９−１２１７５８号に
記載されている。

〔発明が解決しようとする問題点〕

本発明者は、かかる技術における検討の結果。

次の問題点が生じることを見出した。

前述の半導体集積回路装置では、電源電圧用配線及び基
°１１！電圧用配線が入出力バッファ回路の上部を延在
し、第２層目の配線形成工程で形成されている。入出力
バッファ回路内の配線は、第１Ｍ日の配線形成工程で形
成されている。このため。

人出力バッファ回路上を延在する電源電圧用配線。

基準電圧用配線の夫々と、基本セル列上を延在する電源
電圧用配線、基４１！電圧用配線の夫々との接続が非常
に電しくなる。つまり、人出力バッファ回路内の配線と
の接触を避けるために、入出力バッファ回路領域におい
て、前記両者を簡単に接続できず、設計時間が増大する
問題を生じる。また、両者を簡単に接続しようとすると
、基本セル列を延在する電源電圧用配線及び基＄電圧用
配線を、入出力バッファ回路部分を迂回するように引き
回す必要が生じる。このため、配線の占有面積が増大す
るので、半導体集積回路装置の集積度が著しく低下する
問題を生じる。

□特に、基本セルを予じめ全面に敷き詰め、必要に応じ
て基本セル若しくは基本セル列を配線領域として使用す
る敷詰方式（埋込方式）では、上述の問題が著しい、つ
まり、どの基本セル列で論理回路や記憶回路（アクティ
ブな領域）を形成し、どの基本セル列上を電源電圧用配
線及び基準電圧用配線を延在させるか不明であるため、
前記両者の接続部を特定できないからである。

本発明の目的は、マスタスライス方式を採用する半導体
集積回路装置において、設計時間を短縮し、かつ高集積
化を図ることが可能な技術を提供することにある。

本発明の他の目的は、半導体集積回路装置の周辺部を延
在する電源電圧用配線と内部回路を延在する電源ｆｆｉ
圧用配線とを簡単に接続することが可能な技術を提供す
ることにある。

本発明の他の目的は、半導体集積回路装置の周辺部を延
在する′＠、源電圧用配線、内部回路を延在する電源電
圧用配線の夫々の占有面積を縮小することが可能な技術
を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を説明すれば、次のとおりである。

マスタスライス方式を採用する半導体集積回路装置にお
いて、人出力バッファ回路上を延在する第１電源　ｉ圧
用配線の他に、この第１電源電圧用配線と同一方向に入
出力バッファ回路の近傍を延在し、第１電源電圧用配線
と所定部で電気的に接続される第２電源電圧用配線を設
け、この第２電源電圧用配線と、異なる導電層で形成さ
れ、かつ内部回路を延在する第３電源電圧用配線とを電
気的に接続する。

〔作　用〕

上記した手段によれば、第１電源電圧用配線に接続され
た第２電源電圧用配線と第３電源電圧用配線とを、入出
力バッファ回路内の配線に接触することなく接続するこ
とができるので、両者を簡単に接続しかつ配線の引き回
しをなくすことができ、設計時間の短縮及び集積度の向
上を図ることができる。

以下、本発明の構成について１本発明を、敷詰方式を採
用する、マスタスライス方式を採用する半導体集積回路
装置に適用した一実施例と共に説明する。

なお、企図において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。

〔実施例Ｉ〕

本発明の実施例Ｉであるマスタスライス方式を採用する
半導体集積回路装置を第１図（概略構成図）で示す。

第１図に示すように、マスタスライス方式を採用する半
導体集積回路装置１は、周辺部に外部端子（ポンディン
グパッド）２及び入出力バッファ回路３が複数配置され
ている。

また、半導体集積回路袋５！１の周辺部であって、入出
力バッファ回路３の上部には、入出力バッファ回路３を
実質的に覆うように電源電圧用配線４が延在している。

電源電圧用配線４は、電源電圧用配線（Ｖｃｃ）４Ａと
、それよりも外周を延在する基準電圧用配線（Ｖｓｓ）
４Ｂとで構成されている。電源電圧用配線４Ａには、例
えば回路の動作電圧５［ｖ］が印加されている。基準電
圧用配線４Ｂには、例えば回路の接地電位ＯＥＶ］が印
加されている。前記人出力バッファ回路３は、ＭＩＳＦ
ＥＴ、相補型Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　、バイポーラト
ランジスタ等で構成されている。

電源電圧用配線４よりも内側の部分であって。

人出力バッフ７回路３の近傍（入出力バッファ回路以外
の部分でその近傍）には、電源電圧用配線４と同一方向
に延在する補助用の電源電圧用配線５が設けられている
。電源電圧用配線５は、電源電圧用配！１Ａ（Ｖｃｃ）
ＳＡと、それよりも外周を延在する基準電圧用配線（Ｖ
ｓｓ）５Ｂとで構成されている。後述するが、電源電圧
用配線４Ａとｉｔ！１ｌＪＸ電圧用配線５Ａ、基準電圧
用配線４Ｂと基準電圧用配線５Ｂの夫々は、所定部にお
いて、電気的に接続されている。

半導体集積回路装置１の中央部には、列方向に所定の間
隔で配置され、行方向に延在する複数の電源補強用配、
１１６が設けられている。電源補強用配線６は、電源電
圧補強用配線（Ｖｃｃ）６Ａと基準電圧補強用配！（ｖ
ｓｓ）６Ｂとを一組として構成している。

半導体集積回路装置１の中央部には、基本セルフが複数
配置されている。基本セルフは、列方向に複数配置され
て基本セル列８を構成する。この基本セル列８は、前記
電源補強用配線６間に規定されるように配置されている
。基本セル列８は。

行方向に複数配置されている。

このように構成されるマスタスライス方式を採用する半
導体集積回路装置１は、基本セルフを列方向及び行方向
に複数敷き詰めた、所謂、敷詰方式（又は埋込方式）で
構成される。基本セルフ若しくは基本セル列８は、論理
回路Ｌ　ｏｇｉｃ、記憶回路ＲＯＭ、ＲＡＭ等をブロッ
ク的に構成することができる。基本セルフ若しくは基本
セル列８は、必要に応じて配ａＭｉ域として使用される
。配線領域は、基本セル間７若しくは論理回路や記憶回
路間を接続する配線を通すように構成される。敷詰方式
の半導体集積回路装置ｉ！１は、論理回路Ｌ　ｏｇｉｃ
、記憶回路ＲＯＭ、ＲＡＭ等をブロック的に凝縮し構成
することができる。また、論理回路Ｌ　ｏｇｉｃ、記憶
回路ＲＯＭ、ＲＡＭ等は、基本セルフ内に施す配線だけ
で回路間を充分に接続することができる。つまり、敷詰
方式を採用する半導体集積回路袋！ｉ！１は、配線長を
短縮し、極めて高い面積の使用効率を得ることができる
。

前記基本セルフ内に施される配線、後述するが、基本セ
ル列８上を延在する電源電圧用配、！（１５）の夫々は
、第１層目の配線形成工程で形成される。

第１Ｎ目の配線形成工程は、例えば、アルミニウム配線
を使用する。前記電源電圧用配線４．５、電源電圧補強
用配線６は、第２層目の配線形成工程で形成される。ま
た、基本セルフ間若しくは基本セルフで形成される回路
間を接続する配線の夫夫は、第１Ｍ及び第２Ｎ目の配線
形成工程で形成される。第２層目の配線形成工程は、第
１Ｎ目の配線形成工程と同様に１例えばアルミニウム配
線を使用する。また、第１若しくは第２層目の配線形成
工程で形成される配線は、所定の添加物（Ｃｕ。

Ｓｉ）を含有したアルミニウム膜で構成してもよい。

前記基本セルフは、第２図（要部平面図）に示すように
構成されている。基本セルフは、４つのＰチャネルＭＩ
ＳＦＥＴＱｐ、〜Ｑ　ｐ　ａと、４つのｎチャネルＭ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎ　ｒ　−Ｑ　ｎ　４とから
なる相補型ＭＩＳＦＥＴで構成されている。

ＭＩＳＦＥＴＱｐは、フィールド絶縁膜１１で囲まれた
領域内に、ｎ−型の半導体基板９主面部に設けられたｎ
型ウェル領域１０に形成され、ゲート絶縁膜、ゲート電
極１２、ｐ゛型のソース領域及びドレイン領域１３で構
成されている。ＭＩＳＦＥＴＱｐのソース領域又はドレ
イン領域１３は、隣接する他のＭＩＳＦＥＴＱＰソース
領域又はドレイン領域１３（若しくは、ドレイン領域又
はソース領域１３）と一体に構成されている。

Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎは、フィールド絶朦膜
１１で囲まれた領域内に、半導体基板９主面部に設けら
れたｐ型ウェル領域１０Ａに形成され、ゲート絶縁膜、
ゲート電極１２、ｎ゛型のソース領域及びドレイン領域
１４で構成されている。ＭＩＳＦＥＴＱｎのソース領域
又はドレイン領域１４は、隣接する他のＭＩＳＦＥＴＱ
ｎのソース領域又はドレイン領域１４（若しくは、ドレ
イン領域又はソース領域１４）と一体に構成されている
。つまり。

基本セルフは、４人力ＮＡＮＤゲート回路を構成できる
ようになっている。

なお、本発明は、基本セルフを、２人力ＮＡＮＤゲート
回路、３人力ＮＡＮＤゲート回路等を構成できるように
してもよい。

基本セル列８上ｔ；は、第２図に点線で示すように、？
！ｔｉ！ｉＸ電圧用配線１５が延在している。電源電圧
用配ＬＡ１５は、前記ＭＩＳＦＥＴＱＰ上に列方向に延
在する電源電圧用配線（Ｖｃｃ）１５Ａと、Ｍ　Ｉ　Ｓ
　Ｆ　Ｅ　Ｔ　Ｑ　ｎ上に列方向に延在する基準電圧用
配線（Ｖｓｓ）１５Ｂとで構成される。電源電圧用配線
１５は前述したように第１Ｍ！目の配線形成工程で形成
される。

前記電源電圧用配線 源電圧用配ＬＡ１５の夫々は、具体的には、第３図（部
分模写図）に示すように構成されている。

前述のように、電源電圧用配線Ａ４　（４Ａ及び４Ｂ）
は、入出力バッファ回路３の上部を延在して構成さ九て
いる。

電源電圧用配線５は、電源電圧用配線４の延在する方向
と同一方向に人出カバッファ回路３の近傍に延在して構
成されている。ｆｆｉ源電圧電圧用配線５占有面積をで
きる限り低減するため、電源電圧用配線４に比べてかな
り小さな配線幅で構成されている。電源電圧用配線４Ａ
と電源電圧用配線５Ａは、第１層目の配線形成工程で形
成される配！１６Ａで電気的に接続されている。基準電
圧用配！４Ｂと基準電圧用配線５Ｂは、同様に、第１層
目の配線形成工程で形成される配線１６Ｂで電気的に接
続されている。配線１６Ａ、１６Ｂの夫夫は、所定部、
具体的には、入出力バッファ回路３間毎、若しくは所定
数の入出力バッファ回路３間毎１；おいて、はしご状に
接続されている。この両者の接続数を多くすると、マイ
グレーションによる断線の低減、電位変動の低減等を図
ることができるので、電源電圧用配線５をより小さな配
線幅で構成することができる。配線１６Ａ、１６Ｂの夫
々は、入出力バッファ回路３内の配ＬＡ（第１層目の配
線形成工程で形成される配線）に接触しないように構成
されている。

また、配ｆ＄１６Ａ、１６Ｂの夫々は、入出カバソファ
回路３内の配線に接触しない範囲において、入出カバソ
ファ回路３内の所定領域に設けてもよい。

電源電圧用配線５（５Ａ、５Ｂ）には、基本セル列８上
に延在する電源電圧用配線１５　（１５Ａ、１５Ｂ）が
、直接、実質的に直線的に接続されている。つまり、電
源電圧用配線５は、入出力バッファ回路３と基本セル列
８間の少ない領域（電源電圧用配線５の下部）において
、電源電圧用配線１５と接続されている。つまり、両者
の接続は。

入出力バッファ回路３内の配線と接触しない位＝で行わ
れている。

このように、入出力バッファ回路３の上部に延在する電
源電圧用配線４とは別に、電源電圧用配線４と同一方向
に入出力バッファ回路３の近傍を延在し、電Ｓ電圧用配
線４と所定部で電気的に接続される補助用の電源＠圧用
配ｖＡ５を設け、この電源電圧用配線５と、基本セル列
８（内部回路）上を延在する電源電圧用配ＬＡ１５とを
電気的に接続することにより、入出力バッファ回路３内
の配線に接触（影ｅ）することなく、直接、直線的に、
電源電圧用配線５と１５間を接続することができるので
２両者を簡単に接続することができる。つまり、人為的
な配線レイアウトの設計は勿論のこと。

コンピュータによる自動的な配線レイアウトの設計（Ｄ
Ａ）を簡単に行うことができるので、設計時間を短縮す
るこができる。また、前記両者の接続は、人出力パラフ
ッ回路３内の配線に接触することがなく、直接、直線的
に行い、？ｌ！源電圧用配腺１５の迂回によるその引き
回しをなくすことができるので、配線の占有面積を縮小
し、半導体集積回路装置の集積度を向上することができ
る。

第３図に示す基本セル列８Ａ（点線で示す部分）は、基
本セル列８を配線傾城として形成した部分である。この
基本セル列（配線領域）８Ａには、第１層目の配線形成
工程（若しくは第２層目の配線形成工程）で形成された
配ａ１６ｃが延在するように構成されている。

なお、本発明は、基１ｇｆｆ１圧用配線５Ｂと、その外
周部に延在させた電源電圧用配線５Ａとで前記補助用の
ｍ！ｆｆｉ圧用配線５を構成してもよい。

また、本発明は、基準電圧用配線４Ｂと、その外周部し
こ延在させた電源電圧用配線４Ａとで前記人出力バッフ
ァ回路３上を延在する電源電圧用配ａ４を構成してもよ
い。

〔実施例ＩＩ　） 本実施例■は、前記実施例Ｉの電源電圧用配線４及び５
に要する面積を縮小した、本発明の他の実施例である。

本発明の実施例■であるマスタスライス方式を採用する
半導体集積回路装置を第４図（部分模写図）で示す。

本実施例ＩＩの半導体集積回路装置１は、第４図に示す
ように構成されている。つまり、入出カバソファ回路３
の上部を延在する電源電圧用配線４の内側の電源電圧用
配線４Ａと、入出力バッファ回路３の近傍を延在する電
源電圧用配線５の？！！源電圧電圧用配線５Ａ一体的に
構成している。換言すれば、電ｉ１ＪＸｍ圧用配線４Ａ
は、一部Ｃ電′ｒＸｍ圧用配線５Ａ部分）を人出力バッ
ファ回路３の外部まで延在するように構成されている。

このように構成されるマスタスライス方式を採用する半
導体集積回路装置１は、前記実施例１と略同様の効果を
得ることができる。また、電源電圧用配線４Ａと電源電
圧用配線５Ａとを一体的に構成することにより、両各の
離隔寸法を必要としなくなるので、電源電圧用配ａ４及
び５の占有面積を縮小し、半導体集積回路装置１の集積
度をより向上することができる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて１種々変形し得ることは勿論である。

例えば、本発明は、敷詰方式を採用する、マスタスライ
ス方式を採・用する半導体集積回路装置に限定されず、
基本セル列間に配線領域を設けた。

マスタスライス方式を採用する半導体集積回路装置に適
用することができる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。

マスタスライス方式を採用する半導体集積回路装置にお
いて、第２電源電圧用配線に接続された第２電源電圧用
配線と第３電源電圧用配線とを、人出力バッファ回路内
の配線に接触することなく接続することができるので、
両者を簡単に接続しかつ配線の引き回しをなくすことが
でき５ｔ９計時間の短縮及び集積度の向とを図ることが
できる。

【図面の簡単な説明】

第１図は、本発明の実施例１であるマスクスライス方式
を採用する半導体集積回路装置の概略構成図、 第２図は、第１図に示す基本セルの要部平面図、第３図
は、第１図に示す半導体集積回路装置の部分模写図、 第４図は、本発明の実施例■であるマスクスライス方式
を採用する半導体集積回路装置の部分模写図である。 図中、ｌ・・・半導体集積回路装置、３・・・入出力バ
ッファ回路、４．４Ａ、５．５Ａ、１５．１５Ａ・・・
電源電圧用配線、４Ｂ、５Ｂ、ＩＳＢ・・・基＄電圧用
配線、６・・・電Ｓ電圧補強用配線、７・・基本セル、
８・・基本セル列、１６Ａ〜１６Ｃ・・配線である。 ７、百゛。

Claims (1)

1. 【特許請求の範囲】 １、マスタスライス方式を採用する半導体集積回路装置
   において、周辺部に複数配置される入出力バッファ回路
   の上部を延在する、固定電位が印加された第１電源電圧
   用配線と、該第１電源電圧用配線と同一導電層で形成さ
   れかつ入出力バッファ回路の近傍を同一方向に延在し、
   前記第１電源電圧用配線と所定部で電気的に接続される
   第２電源電圧用配線とを設け、該第２電源電圧用配線と
   異なる導電層で形成されかつ内部回路内を延在し、前記
   第２電源電圧用配線と電気的に接続される第３電源電圧
   用配線を設けたことを特徴とする半導体集積回路装置。 ２、前記第２電源電圧用配線は、前記第１電源電圧用配
   線に比べて小さな配線幅で構成されていることを特徴と
   する特許請求の範囲第１項に記載の半導体集積回路装置
   。 ３、前記第１電源電圧用配線と第２電源電圧用配線とは
   、前記第３電源電圧用配線と同一導電層で形成される配
   線で電気的に接続されていることを特徴とする特許請求
   の範囲第１項に記載の半導体集積回路装置。 ４、前記第３電源電圧用配線は、基本セルを所定の方向
   に複数配置して形成される基本セル列上を延在するよう
   に構成されていることを特徴とする特許請求の範囲第１
   項に記載の半導体集積回路装置。