JPH03218073A - 薄膜半導体装置及びその製造方法 - Google Patents
薄膜半導体装置及びその製造方法Info
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- JPH03218073A JPH03218073A JP1325190A JP1325190A JPH03218073A JP H03218073 A JPH03218073 A JP H03218073A JP 1325190 A JP1325190 A JP 1325190A JP 1325190 A JP1325190 A JP 1325190A JP H03218073 A JPH03218073 A JP H03218073A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、薄膜半導体装置及びその製造方法に関する。
［従来の技術］
近年、大型で高解像度のアクティブマトリクス液晶表示
パネル、高速で高解像度の密着型イメージセンサ、３次
元ＩＣ等への実現に向けて、ガラス、石英などの絶縁性
非結晶基板や、多酸化珪素（ Ｓ ｉＯ ｘ・Ｘは１〜
３）などの絶縁性非結晶層上に、高性能な半導体素子を
形成する試みがなされている。特に、大型の液晶表示パ
ネルに於いては、低コストの要求を満たすために、廉価
な低融点ガラス基板上に薄膜トランジスタ（ＴＰＴ）を
形成することが必須の要求になりつつある。従来は、低
融点ガラス基板上に形成するＴＰＴの活性層に、例えば
Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃ
ｓ Ｖｏｌ．６５（１０）ｐ．３９５１（１９８９）等
に見られるように、非品質シリコン（ａ−Ｓｉ）を用い
たもの、Ｓｏｌｉｄ Ｓｔａｔｅ Ｅ−ｌｅｃｔｒｏｎ
ｉｃｓ Ｖｏｌ．３２（５） ｐ．３９１（１９８９）
、ＩＥＥＥ Ｅｌｅｃ−ｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅ
ｔｔｅｒｓ Ｖｏｌ．１０（３） ｐ．１２３（１９８
９）、工ＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｖｏｌ．３６（３）
ｐ．５２９（１９８９）等に見られるように、多結晶
シリコン（ｐｏｌｙ−Ｓｉ）を用いたものがある．また
ゲート電極には上記公知例に見られるＭＯや、Ｃｒ，Ａ
ｌ、Ｔｉ、そしてｐｔ等の金属電極を用いたもの、不純
物をドープしたｐｏｌｙ−Ｓｉを用いたもの等がある． ［発明が解決しようとする課題］ ＴＰＴに於いては、低抵抗のゲート電極を得るために特
に困難な技術を必要としないＰ Ｃ Ｉ Ｏｓガス中で
のｐｏｌｙ−Ｓｉ薄膜の加熱が行われてきた。更にｐｏ
ｌｙ−Ｓｉ薄膜のチャネル部へＨ２プラズマなどによっ
て水素を導入することにより、ｐｏｌｙ−Ｓｉ薄膜の捕
獲準位を減らして抵抗率を下げたｎ型ｐｏｌｙ−Ｓｉゲ
ート電極を得ていた．しかしこのゲート電極を用いた場
合、ｎチャネルＴＰＴに於いてはスレッシュホールド電
圧のずれ込みが起こり、オフ電流の増大が消費電力の浪
費を招くことが知られている．従来の薄膜半導体装置の
製造工程では前記のスレッシュホールド電圧のずれ込み
を軽減するため、チャネル部分にＢ（ボロン）イオンを
導入するなどのチャネルドーピングが行われてきた．し
かしチャネルドーピングは導入量の制御が難しい上に工
程数を一つ坩やすもとになっていた． また、ａ−Ｓｉ薄膜の固相成長により大粒径化したｐｏ
ｌｙ−Ｓｉ薄膜を用いて、ＴＰＴの半導体領域部分或る
いはゲート電極部分（以下この二部分を称してシリコン
質と呼ぶ）を形成する試みはあったものの、ａ−Ｓｉ薄
膜が物質構造由来で包含する水素の脱離工程に於いて該
薄膜の空洞化を防ぐ有力な方法がなかった．そのため、
該薄膜によって形成されたシリコン質の抵抗率は、ｐｏ
ｌｙ−Ｓｉを減圧下化学気相成長法（ＬＰＣＶＤ法）な
どにより積層した薄膜によって形成されたシリコン貿の
抵抗率の低さには太刀打ちできなかった． そこで、本発明はより簡便な方法でｐ型ａ−Ｓｉ薄膜を
より低い抵抗率のｐ型ｐｏｌｙ−Ｓｉ薄膜とするもので
あり、その目的とするところは、より高性能の薄膜半導
体装置及びその製造方法を提供するところにある． ［課題を解決するための手段１ 本発明の薄膜半導体装置は、電界効果トランジスタのゲ
ート電極が結晶粒径１μｍ以上の結晶粒を含むｐ型半導
体からなることを特徴とする。
パネル、高速で高解像度の密着型イメージセンサ、３次
元ＩＣ等への実現に向けて、ガラス、石英などの絶縁性
非結晶基板や、多酸化珪素（ Ｓ ｉＯ ｘ・Ｘは１〜
３）などの絶縁性非結晶層上に、高性能な半導体素子を
形成する試みがなされている。特に、大型の液晶表示パ
ネルに於いては、低コストの要求を満たすために、廉価
な低融点ガラス基板上に薄膜トランジスタ（ＴＰＴ）を
形成することが必須の要求になりつつある。従来は、低
融点ガラス基板上に形成するＴＰＴの活性層に、例えば
Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃ
ｓ Ｖｏｌ．６５（１０）ｐ．３９５１（１９８９）等
に見られるように、非品質シリコン（ａ−Ｓｉ）を用い
たもの、Ｓｏｌｉｄ Ｓｔａｔｅ Ｅ−ｌｅｃｔｒｏｎ
ｉｃｓ Ｖｏｌ．３２（５） ｐ．３９１（１９８９）
、ＩＥＥＥ Ｅｌｅｃ−ｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅ
ｔｔｅｒｓ Ｖｏｌ．１０（３） ｐ．１２３（１９８
９）、工ＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｖｏｌ．３６（３）
ｐ．５２９（１９８９）等に見られるように、多結晶
シリコン（ｐｏｌｙ−Ｓｉ）を用いたものがある．また
ゲート電極には上記公知例に見られるＭＯや、Ｃｒ，Ａ
ｌ、Ｔｉ、そしてｐｔ等の金属電極を用いたもの、不純
物をドープしたｐｏｌｙ−Ｓｉを用いたもの等がある． ［発明が解決しようとする課題］ ＴＰＴに於いては、低抵抗のゲート電極を得るために特
に困難な技術を必要としないＰ Ｃ Ｉ Ｏｓガス中で
のｐｏｌｙ−Ｓｉ薄膜の加熱が行われてきた。更にｐｏ
ｌｙ−Ｓｉ薄膜のチャネル部へＨ２プラズマなどによっ
て水素を導入することにより、ｐｏｌｙ−Ｓｉ薄膜の捕
獲準位を減らして抵抗率を下げたｎ型ｐｏｌｙ−Ｓｉゲ
ート電極を得ていた．しかしこのゲート電極を用いた場
合、ｎチャネルＴＰＴに於いてはスレッシュホールド電
圧のずれ込みが起こり、オフ電流の増大が消費電力の浪
費を招くことが知られている．従来の薄膜半導体装置の
製造工程では前記のスレッシュホールド電圧のずれ込み
を軽減するため、チャネル部分にＢ（ボロン）イオンを
導入するなどのチャネルドーピングが行われてきた．し
かしチャネルドーピングは導入量の制御が難しい上に工
程数を一つ坩やすもとになっていた． また、ａ−Ｓｉ薄膜の固相成長により大粒径化したｐｏ
ｌｙ−Ｓｉ薄膜を用いて、ＴＰＴの半導体領域部分或る
いはゲート電極部分（以下この二部分を称してシリコン
質と呼ぶ）を形成する試みはあったものの、ａ−Ｓｉ薄
膜が物質構造由来で包含する水素の脱離工程に於いて該
薄膜の空洞化を防ぐ有力な方法がなかった．そのため、
該薄膜によって形成されたシリコン質の抵抗率は、ｐｏ
ｌｙ−Ｓｉを減圧下化学気相成長法（ＬＰＣＶＤ法）な
どにより積層した薄膜によって形成されたシリコン貿の
抵抗率の低さには太刀打ちできなかった． そこで、本発明はより簡便な方法でｐ型ａ−Ｓｉ薄膜を
より低い抵抗率のｐ型ｐｏｌｙ−Ｓｉ薄膜とするもので
あり、その目的とするところは、より高性能の薄膜半導
体装置及びその製造方法を提供するところにある． ［課題を解決するための手段１ 本発明の薄膜半導体装置は、電界効果トランジスタのゲ
ート電極が結晶粒径１μｍ以上の結晶粒を含むｐ型半導
体からなることを特徴とする。
また、本発明の薄膜半導体装置の製造方法は、不純物を
含む非晶質半導体薄膜を形成する工程と、該薄膜をアニ
ールして多結晶半導体薄膜化する工程と、該薄膜をアニ
ールして該薄膜中に含まれる不純物を活性化する工程と
を少なくとも含むことを特長とする． そして、本発明の薄膜半導体装置の製造方法は、上記製
造方法によって、結晶粒径１μｍ以上の結晶粒を含むｐ
型半導体から成る電界効果トランジスタのゲート電極を
形成したことを特長とする．更に本発明の薄膜半導体装
置の製造方法は、不純物イオン活性化アニール工程に於
いて、アニル前の温度から設定アニール温度まで昇温す
る際の昇温速度に上限値を定めたことを特長とする．［
実施例］ 第１図（ａ）〜（ｄ）は、本発明の実施例における薄膜
半導体装置の製造工程図の一例である．この第１図にお
いては、薄膜半導体素子としてＴＰＴを形成する場合を
例示している。
含む非晶質半導体薄膜を形成する工程と、該薄膜をアニ
ールして多結晶半導体薄膜化する工程と、該薄膜をアニ
ールして該薄膜中に含まれる不純物を活性化する工程と
を少なくとも含むことを特長とする． そして、本発明の薄膜半導体装置の製造方法は、上記製
造方法によって、結晶粒径１μｍ以上の結晶粒を含むｐ
型半導体から成る電界効果トランジスタのゲート電極を
形成したことを特長とする．更に本発明の薄膜半導体装
置の製造方法は、不純物イオン活性化アニール工程に於
いて、アニル前の温度から設定アニール温度まで昇温す
る際の昇温速度に上限値を定めたことを特長とする．［
実施例］ 第１図（ａ）〜（ｄ）は、本発明の実施例における薄膜
半導体装置の製造工程図の一例である．この第１図にお
いては、薄膜半導体素子としてＴＰＴを形成する場合を
例示している。
まず、石英基板上１００にプラズマＣＶＤ法（ＰＣＶＤ
法）またはＬＰＣＶＤ法により、真性ａ一Ｓｉ薄膜を約
１０００〜１５００人積層する。
法）またはＬＰＣＶＤ法により、真性ａ一Ｓｉ薄膜を約
１０００〜１５００人積層する。
このａ−Ｓｉ薄膜をＴＦＴの半導体領域１０１にパタニ
ングした後、固相成長法またはアエールなどの手段によ
り大粒径化する（第１図（ａ））．この場合、大粒径化
の後にパタニングしてもよい。
ングした後、固相成長法またはアエールなどの手段によ
り大粒径化する（第１図（ａ））．この場合、大粒径化
の後にパタニングしてもよい。
また、アニールに於いては、後に述べるゲート電極形成
時のｐ型ａ−Ｓｉ薄展のｐ型ｐｏｌｙ−Ｓｉ薄膜化の際
のアニール方法を用いてもよい．続いて、熱酸化を行い
Ｓｉ薄膜上にゲート絶縁膜であるＳｉ０２１０２を約３
００〜５００人形成する．ここでは、熱酸化以外にスパ
ッタ法を用いてもよい。また、ゲート絶縁膜の材料とし
てはＳｉ０２に限らず窒化シリコンその他の絶縁性シリ
コン化合物でもよい。そして、基板上及び該ゲート絶縁
膜上にＰＣＶＤ法を用いて、ｐ型ａ−Ｓｉｌ０３を約３
０００〜７０００Ａ積層する（第１図（ｂ））このｐ型
ａ−Ｓｉｌ０３の積層工程に於いては、ＰＣＶＤ法以外
にμ波プラズマＣＶＤ法、スパツタ法などを用いてもよ
いし、また、真性ａ−Ｓｉ（若しくはｐ型ａ−Ｓｉ、若
しくはｎ型ａ−Ｓｉ）薄膜中へＳｉイオンインブランテ
ーションを行うなどしてもよい．本実施例では、ＰＣＶ
Ｄ法の場合を説明する。ＰＣＶＤ法では、ｐ型ａ−Ｓｉ
薄膜の成膜ガスとしてＳ ｉ Ｈ ａ及びＨ２ガス、そ
してホール導入のドーピングガスとしてはＢ ２ Ｈ
ｓガスを用いた。ｐ型ａ−Ｓｉ薄膜の成膜条件は、基板
温度１８０〜２５０℃、真空槽内圧０．８Ｔｏｒｒで、
周波数１３．５６ＭＨｚのＲＦ電源を用いた。また、Ｂ
２Ｈ６、ＳｉＨ４の流量比は［Ｂ２Ｈｓｌ／ ［３ ｉ
Ｈ４］ ”３ Ｘ １ ０−’〜３ Ｘ １ ０−２
となるように設定した．但し、成膜条件はこれに限定さ
れるものではない．ここで、アニールを行い、ｐ型ａ−
Ｓｉ薄膜中に含まれる水素を脱離させ、且つ該薄膜成膜
時に添加したＢ原子を活性化させ、且つ該薄膜を多結晶
薄膜化（ｐｏｌｙ−Ｓｉ薄膜化）させる。アニールは、
第一のアニールと、第二のアニールとからなり、本実施
例では両アニールともＮ２アニールを行った．まず、ア
ニールに際してはアニール炉の予熱は最低限に抑え低温
挿入を行う。大量生産に於いては、連続工程となるため
直前パッチの余熱が残っていることも考えられるが、こ
の場合でも一旦炉を冷やして但温挿入する方が望ましい
。第一のアニールは、ｐ型ａ−Ｓｉ薄膜が大気中に取り
出された場合酸素等を吸着し、以って該薄膜の膜買低下
をもたらすことを防止することを主たる目的として行う
．ｐ型ａ−Ｓｉ薄膜の成膜後のアニール工程は連続工程
則ち真空槽をブレイクせずに窒素ガスを導入しそのまま
熱処理する工程であることが望ましく、その場合第一の
アニールは省くこともできる。第一のアニールは熱処理
温度３００℃以上が望ましく、４００〜５００℃で特に
大きな効果が得られた．尚、該薄膜の緻密化のみを目的
とするならば熱処理温度３００゜Ｃ未満でも効果がある
。第二のアニールは、ｐ型ａ−Ｓｉ薄膜を大粒径化し、
該薄膜の抵抗率を減少させ以って該薄膜が後に担うゲー
ト電極としての役割を十分果たさせることを目的として
行う．第二のアニールは熱処理温度５５０〜６５０℃で
数時間〜７２時間行ったが、特に４０時間以上で望まし
い効果が得られた。第二のアニールによって、水素の脱
離と結晶成長が起こり、１〜３μｍ（４０時間以上で２
〜３μｍ）の大粒径のｐ型ｐｏ１ｙ−Ｓｉ薄膜が形成さ
れる．尚、両アニールとも、アニール前の温度から設定
アニール温度に達するまでの昇温速度を毎分２ ０ ｄ
ｅ ｇ． よりも遅くして行う（毎分５ ｄ ｅ
ｇ． よりも遅くすると特に望ましい）．その理由と
するところは、前記昇温速度よりも速く所定のアニール
温度まで昇温すると、特に３００℃を越えてから顕著な
現象であるが、ｐ型ａ−Ｓｉ薄膜中に欠陥を生じ易くな
り、延いては該薄膜の剥離を来す事もあるからである。
時のｐ型ａ−Ｓｉ薄展のｐ型ｐｏｌｙ−Ｓｉ薄膜化の際
のアニール方法を用いてもよい．続いて、熱酸化を行い
Ｓｉ薄膜上にゲート絶縁膜であるＳｉ０２１０２を約３
００〜５００人形成する．ここでは、熱酸化以外にスパ
ッタ法を用いてもよい。また、ゲート絶縁膜の材料とし
てはＳｉ０２に限らず窒化シリコンその他の絶縁性シリ
コン化合物でもよい。そして、基板上及び該ゲート絶縁
膜上にＰＣＶＤ法を用いて、ｐ型ａ−Ｓｉｌ０３を約３
０００〜７０００Ａ積層する（第１図（ｂ））このｐ型
ａ−Ｓｉｌ０３の積層工程に於いては、ＰＣＶＤ法以外
にμ波プラズマＣＶＤ法、スパツタ法などを用いてもよ
いし、また、真性ａ−Ｓｉ（若しくはｐ型ａ−Ｓｉ、若
しくはｎ型ａ−Ｓｉ）薄膜中へＳｉイオンインブランテ
ーションを行うなどしてもよい．本実施例では、ＰＣＶ
Ｄ法の場合を説明する。ＰＣＶＤ法では、ｐ型ａ−Ｓｉ
薄膜の成膜ガスとしてＳ ｉ Ｈ ａ及びＨ２ガス、そ
してホール導入のドーピングガスとしてはＢ ２ Ｈ
ｓガスを用いた。ｐ型ａ−Ｓｉ薄膜の成膜条件は、基板
温度１８０〜２５０℃、真空槽内圧０．８Ｔｏｒｒで、
周波数１３．５６ＭＨｚのＲＦ電源を用いた。また、Ｂ
２Ｈ６、ＳｉＨ４の流量比は［Ｂ２Ｈｓｌ／ ［３ ｉ
Ｈ４］ ”３ Ｘ １ ０−’〜３ Ｘ １ ０−２
となるように設定した．但し、成膜条件はこれに限定さ
れるものではない．ここで、アニールを行い、ｐ型ａ−
Ｓｉ薄膜中に含まれる水素を脱離させ、且つ該薄膜成膜
時に添加したＢ原子を活性化させ、且つ該薄膜を多結晶
薄膜化（ｐｏｌｙ−Ｓｉ薄膜化）させる。アニールは、
第一のアニールと、第二のアニールとからなり、本実施
例では両アニールともＮ２アニールを行った．まず、ア
ニールに際してはアニール炉の予熱は最低限に抑え低温
挿入を行う。大量生産に於いては、連続工程となるため
直前パッチの余熱が残っていることも考えられるが、こ
の場合でも一旦炉を冷やして但温挿入する方が望ましい
。第一のアニールは、ｐ型ａ−Ｓｉ薄膜が大気中に取り
出された場合酸素等を吸着し、以って該薄膜の膜買低下
をもたらすことを防止することを主たる目的として行う
．ｐ型ａ−Ｓｉ薄膜の成膜後のアニール工程は連続工程
則ち真空槽をブレイクせずに窒素ガスを導入しそのまま
熱処理する工程であることが望ましく、その場合第一の
アニールは省くこともできる。第一のアニールは熱処理
温度３００℃以上が望ましく、４００〜５００℃で特に
大きな効果が得られた．尚、該薄膜の緻密化のみを目的
とするならば熱処理温度３００゜Ｃ未満でも効果がある
。第二のアニールは、ｐ型ａ−Ｓｉ薄膜を大粒径化し、
該薄膜の抵抗率を減少させ以って該薄膜が後に担うゲー
ト電極としての役割を十分果たさせることを目的として
行う．第二のアニールは熱処理温度５５０〜６５０℃で
数時間〜７２時間行ったが、特に４０時間以上で望まし
い効果が得られた。第二のアニールによって、水素の脱
離と結晶成長が起こり、１〜３μｍ（４０時間以上で２
〜３μｍ）の大粒径のｐ型ｐｏ１ｙ−Ｓｉ薄膜が形成さ
れる．尚、両アニールとも、アニール前の温度から設定
アニール温度に達するまでの昇温速度を毎分２ ０ ｄ
ｅ ｇ． よりも遅くして行う（毎分５ ｄ ｅ
ｇ． よりも遅くすると特に望ましい）．その理由と
するところは、前記昇温速度よりも速く所定のアニール
温度まで昇温すると、特に３００℃を越えてから顕著な
現象であるが、ｐ型ａ−Ｓｉ薄膜中に欠陥を生じ易くな
り、延いては該薄膜の剥離を来す事もあるからである。
アニール終了後、大粒径化によりｐ型ｐｏｌｙ−Ｓｉ薄
膜となったｐ型ａ−Ｓｉ薄膜をゲート電極１０４の形状
にパタニングする（第１図（Ｃ））．このとき、該ゲー
ト電極の抵抗率は、１ｘ １ ０−’ 〜３ ｘ １
０−３Ω−ｃｍであり、従来のＬＰＣＶＤ法を用いて成
膜した、粒径１μｍ以上の結晶粒を包含しないｎ型ｐｏ
ｌｙ−Ｓｉ薄膜のパタニングによって形成したゲート電
極の抵抗率、２．５ｘｌＯ−”Ω・ｃｍと比較しても殆
ど遜色が無い．尚、ｐ型ａ−Ｓｉ薄膜のバタニングは第
一のアニールの前に行っても良いし、可能ならば第一の
アニールと第二のアニールとの間で行っても良い。また
、第一のアニールは省くこともできる．更に、アニール
はＮ２アニールに限らず、レーザービームアニール、ラ
ビッドサーマルアニール等も用いられる．レーザービー
ムアニール、ラビッドサーマルアニールを用いる場合に
は、Ｎ２アニールと比較してアニール時間を短縮できる
という利点がある．続いてイオンインブランテーション
を行う．ｐチャネルＴＰＴの場合はＢ（ボロン）イオン
を、ｎチャネルＴＰＴの場合はＰ（燐）イオンを用い、
ゲート電極をマスクとしゲート絶縁膜を通じて半導体領
域１０１にソース領域１０５、及びドレイン領域１０６
、及びチャネル領域１０７を形成する（第１図（ｄ））
． ここで、活性化アニールを行う．活性化アニール
は、Ｎ２ガス雰囲気中で、ソース領域及びドレイン領域
のＢイオンまたはＰイオンの活性化を促す目的で行う．
ところがこの活性化は、ｐ型ｐｏｌｙ−Ｓｉ薄膜となっ
たｐ型ａ−Ｓｉ薄膜のパタニングによるゲート電極中の
Ｂイオンをも同時に活性化させることが判った．そして
、ゲート電極の結晶粒界界面も低抵抗化され、ゲート電
極全体の抵抗率の低下が達成できるのである．活性化ア
ニールの設定アニール温度条件は６００℃〜１１００℃
であるが９００℃以上が特に望ましい．６００℃程度で
もゲート電極の抵抗率は多少は下がる．活性化アニール
に於いて、アニール前の温度から設定アニール温度まで
の昇温速度条件は毎分２ ０ ｄ ｅ ｇ． 以下（
望ましくｔよ毎分５ ｄ ｅ ｇ． 以下）である．
その理由とするところは、もし前期昇温速度限界よりも
速く昇温すると、非結晶買中の未結晶の部分が余り結晶
化せず、縦しんば結晶化してきたとしても多数の結晶核
が発生して微細多結晶粒構造となってしまい、またｐ型
ａ−Ｓｉ薄膜であった層から残留水素が急速に脱離し該
層が空洞化してしまうことさえあるからであり、これは
シリコン質の抵抗率を上げる結果につながる．そこで、
本実施例では活性化アニールに於けるアニール前の温度
から設定アニール温度に達するまでの昇温方法について
言及する。第２図（ａ）〜（ｄ）は、本発明の実施例に
於ける薄膜半導体装置の活性化アニール工程での昇温方
法の模式図である。第２図（ａ）は、アニール前の温度
［Ｔ＋］から設定アニール温度［Ｔ２］まで昇温する場
合の模式図である．設定アニール温度［Ｔ２］としては
、６００°Ｃ〜１１００℃（望ましくは９００℃〜１１
００℃）を採る。
膜となったｐ型ａ−Ｓｉ薄膜をゲート電極１０４の形状
にパタニングする（第１図（Ｃ））．このとき、該ゲー
ト電極の抵抗率は、１ｘ １ ０−’ 〜３ ｘ １
０−３Ω−ｃｍであり、従来のＬＰＣＶＤ法を用いて成
膜した、粒径１μｍ以上の結晶粒を包含しないｎ型ｐｏ
ｌｙ−Ｓｉ薄膜のパタニングによって形成したゲート電
極の抵抗率、２．５ｘｌＯ−”Ω・ｃｍと比較しても殆
ど遜色が無い．尚、ｐ型ａ−Ｓｉ薄膜のバタニングは第
一のアニールの前に行っても良いし、可能ならば第一の
アニールと第二のアニールとの間で行っても良い。また
、第一のアニールは省くこともできる．更に、アニール
はＮ２アニールに限らず、レーザービームアニール、ラ
ビッドサーマルアニール等も用いられる．レーザービー
ムアニール、ラビッドサーマルアニールを用いる場合に
は、Ｎ２アニールと比較してアニール時間を短縮できる
という利点がある．続いてイオンインブランテーション
を行う．ｐチャネルＴＰＴの場合はＢ（ボロン）イオン
を、ｎチャネルＴＰＴの場合はＰ（燐）イオンを用い、
ゲート電極をマスクとしゲート絶縁膜を通じて半導体領
域１０１にソース領域１０５、及びドレイン領域１０６
、及びチャネル領域１０７を形成する（第１図（ｄ））
． ここで、活性化アニールを行う．活性化アニール
は、Ｎ２ガス雰囲気中で、ソース領域及びドレイン領域
のＢイオンまたはＰイオンの活性化を促す目的で行う．
ところがこの活性化は、ｐ型ｐｏｌｙ−Ｓｉ薄膜となっ
たｐ型ａ−Ｓｉ薄膜のパタニングによるゲート電極中の
Ｂイオンをも同時に活性化させることが判った．そして
、ゲート電極の結晶粒界界面も低抵抗化され、ゲート電
極全体の抵抗率の低下が達成できるのである．活性化ア
ニールの設定アニール温度条件は６００℃〜１１００℃
であるが９００℃以上が特に望ましい．６００℃程度で
もゲート電極の抵抗率は多少は下がる．活性化アニール
に於いて、アニール前の温度から設定アニール温度まで
の昇温速度条件は毎分２ ０ ｄ ｅ ｇ． 以下（
望ましくｔよ毎分５ ｄ ｅ ｇ． 以下）である．
その理由とするところは、もし前期昇温速度限界よりも
速く昇温すると、非結晶買中の未結晶の部分が余り結晶
化せず、縦しんば結晶化してきたとしても多数の結晶核
が発生して微細多結晶粒構造となってしまい、またｐ型
ａ−Ｓｉ薄膜であった層から残留水素が急速に脱離し該
層が空洞化してしまうことさえあるからであり、これは
シリコン質の抵抗率を上げる結果につながる．そこで、
本実施例では活性化アニールに於けるアニール前の温度
から設定アニール温度に達するまでの昇温方法について
言及する。第２図（ａ）〜（ｄ）は、本発明の実施例に
於ける薄膜半導体装置の活性化アニール工程での昇温方
法の模式図である。第２図（ａ）は、アニール前の温度
［Ｔ＋］から設定アニール温度［Ｔ２］まで昇温する場
合の模式図である．設定アニール温度［Ｔ２］としては
、６００°Ｃ〜１１００℃（望ましくは９００℃〜１１
００℃）を採る。
また［Ｔ＋］から［Ｔ２］に至る際の昇温速度として毎
分２０ｄｅｇ． （望ましくは毎分５ｄｅｇ．）より
遅い速度を採るのは前述の通りである， ［Ｔ１］は
［Ｔ２］より低い温度である。尚、昇温速度は常に一定
である必要はなく、前記の範囲内で変動しても構わない
．第２図（ｂ）は、アニール前の温度［Ｔ＋］から設定
アニール温度［Ｔ２］まで昇温する際に、 ［Ｔ＋コ＜
［Ｔ３］ ＜ ［Ｔ２］であるような温度［Ｔ３］で
昇温速度を変える場合の模式図である．設定アニール温
度［Ｔ２］としては、６００℃〜１１００℃（望ましく
は９００℃〜１１００℃）を採る．ある温度［Ｔ３］は
、設定アニル温度［Ｔ２］よりも低い範囲内で、８００
℃〜１０００℃程度であり、この温度［Ｔ３］を越えて
後は毎分５ ｄ ｅ ｇ． 以下の速度で昇温する方
が望ましい．また、アニール前の温度から、設定アニル
温度［Ｔ２］と７００゜Ｃとの低い方の温度までは毎分
１ ０ ｄ ｅ ｇ． より迷い昇温速度でも構わな
いが、この場合でも毎分２ ０ ｄ ｅ ｇ． 以下
の昇温速度の方が望ましい．温度［Ｔ３］は、アニール
に当たって一点のみ採るばかりでなく、複数採っても構
わないし、アニール前の温度［Ｔ１］から、設定アニー
ル温度［Ｔ２］に至るまでの昇温速度を、連続的に変化
させても構わない．［Ｔ１］は［Ｔ３］より低い温度で
ある．尚、昇温速度は常に一定である必要はなく、前記
の範囲内で変動しても構わない。第２図（Ｃ）は、アニ
ール前の温度［Ｔ＋］から設定アニール温度［Ｔ２］ま
で昇温する際に、［’ｒ＋コ＜［Ｔ３コ＜ ［Ｔ２］で
あるような温度［Ｔ３コで一旦昇温を休止し、一定時間
の後に再び昇温を始める場合の模式図である。設定アニ
ール温度［Ｔ２］としては、６００゜Ｃ〜１１００℃（
望ましくは９００℃〜１１００℃）を採る。ある温度［
Ｔ３］は、設定アニール温度［Ｔ２］よりも低い範囲内
で、６００℃〜９００℃程度である。この温度［Ｔ３］
の状態で、例えば１０分〜１時間温度を一定に保つ。或
るいは、温度［Ｔ３］は常に一定の必要はなく、例えば
毎分５ ｄ ｅ ｇ． 以下でゆっくり昇温しでも構
わないし、２〜３ ｄ ｅ ｇ． 程度温度［Ｔ３］
を中心として変動しても構わない。この、温度［Ｔ３］
で温度を一定に保つか若しくは、温度［Ｔ３］からゆっ
くり昇温するか若しくは、温度［Ｔ３］を中心として２
〜３ ｄ ｅ ｇ． 変動するかで、シリコン質の結
晶性を損なわずに活性化を行うことが出来る。アニール
前の温度［Ｔ＋］から温度［Ｔ３］に至るまでの昇温速
度は毎分２ ０ ｄ ｅ ｇ． 以下（望ましくは毎
分５ ｄ ｅ ｇ． 以下）であり、温度［Ｔ３］か
ら設定アニール温度［Ｔ２］に至るまでの昇温速度は、
前記昇温速度範囲よりも毎分３０ ｄ ｅ ｇ． を
上限として、速くなっても構わない。
分２０ｄｅｇ． （望ましくは毎分５ｄｅｇ．）より
遅い速度を採るのは前述の通りである， ［Ｔ１］は
［Ｔ２］より低い温度である。尚、昇温速度は常に一定
である必要はなく、前記の範囲内で変動しても構わない
．第２図（ｂ）は、アニール前の温度［Ｔ＋］から設定
アニール温度［Ｔ２］まで昇温する際に、 ［Ｔ＋コ＜
［Ｔ３］ ＜ ［Ｔ２］であるような温度［Ｔ３］で
昇温速度を変える場合の模式図である．設定アニール温
度［Ｔ２］としては、６００℃〜１１００℃（望ましく
は９００℃〜１１００℃）を採る．ある温度［Ｔ３］は
、設定アニル温度［Ｔ２］よりも低い範囲内で、８００
℃〜１０００℃程度であり、この温度［Ｔ３］を越えて
後は毎分５ ｄ ｅ ｇ． 以下の速度で昇温する方
が望ましい．また、アニール前の温度から、設定アニル
温度［Ｔ２］と７００゜Ｃとの低い方の温度までは毎分
１ ０ ｄ ｅ ｇ． より迷い昇温速度でも構わな
いが、この場合でも毎分２ ０ ｄ ｅ ｇ． 以下
の昇温速度の方が望ましい．温度［Ｔ３］は、アニール
に当たって一点のみ採るばかりでなく、複数採っても構
わないし、アニール前の温度［Ｔ１］から、設定アニー
ル温度［Ｔ２］に至るまでの昇温速度を、連続的に変化
させても構わない．［Ｔ１］は［Ｔ３］より低い温度で
ある．尚、昇温速度は常に一定である必要はなく、前記
の範囲内で変動しても構わない。第２図（Ｃ）は、アニ
ール前の温度［Ｔ＋］から設定アニール温度［Ｔ２］ま
で昇温する際に、［’ｒ＋コ＜［Ｔ３コ＜ ［Ｔ２］で
あるような温度［Ｔ３コで一旦昇温を休止し、一定時間
の後に再び昇温を始める場合の模式図である。設定アニ
ール温度［Ｔ２］としては、６００゜Ｃ〜１１００℃（
望ましくは９００℃〜１１００℃）を採る。ある温度［
Ｔ３］は、設定アニール温度［Ｔ２］よりも低い範囲内
で、６００℃〜９００℃程度である。この温度［Ｔ３］
の状態で、例えば１０分〜１時間温度を一定に保つ。或
るいは、温度［Ｔ３］は常に一定の必要はなく、例えば
毎分５ ｄ ｅ ｇ． 以下でゆっくり昇温しでも構
わないし、２〜３ ｄ ｅ ｇ． 程度温度［Ｔ３］
を中心として変動しても構わない。この、温度［Ｔ３］
で温度を一定に保つか若しくは、温度［Ｔ３］からゆっ
くり昇温するか若しくは、温度［Ｔ３］を中心として２
〜３ ｄ ｅ ｇ． 変動するかで、シリコン質の結
晶性を損なわずに活性化を行うことが出来る。アニール
前の温度［Ｔ＋］から温度［Ｔ３］に至るまでの昇温速
度は毎分２ ０ ｄ ｅ ｇ． 以下（望ましくは毎
分５ ｄ ｅ ｇ． 以下）であり、温度［Ｔ３］か
ら設定アニール温度［Ｔ２］に至るまでの昇温速度は、
前記昇温速度範囲よりも毎分３０ ｄ ｅ ｇ． を
上限として、速くなっても構わない。
また、温度［Ｔ３］は複数存在してもよく、その方が活
性化の効果が高い，［Ｔ＋］は［Ｔ３］より低い温度で
ある。尚、昇温速度は常に一定である必要はなく、前記
の範囲内で変動しても構わない。
性化の効果が高い，［Ｔ＋］は［Ｔ３］より低い温度で
ある。尚、昇温速度は常に一定である必要はなく、前記
の範囲内で変動しても構わない。
第２図（ｄ）は、アニール前の温度［Ｔ１］から設定ア
ニール温度［Ｔ２］まで昇温する際に、一旦設定アニー
ル温度［Ｔ２］まで昇湿した後、連続して若しくはアニ
ールを開始した後（図では連続しての場合を示してある
）、アニールにかかる時間に比して短い時間で［Ｔ４］
＞ ［Ｔ２］であるような温度［Ｔ４］に昇温し、再
びアニールにかかる時間に比して短い時間で設定アニー
ル温度［Ｔ２］に降温しでアニールを行う場合の模式図
である．設定アニール温度［Ｔ２］としては、６００℃
〜１１００℃（この場合は６００℃〜９５０℃の時有効
な結果が得られ、特に望ましい）を採る．アニール前の
温度［’ｒ＋］から一旦設定アニール温度に至るまでの
昇温速度は毎分２ ０ ｄ ｅ ｇ． 以下で、特に
毎分５ ｄ ｅ ｇ． 以下であることが望ましい．
また、設定アニール温度［Ｔ２］から温度［Ｔ４］まで
昇温するとき及び温度［Ｔ４］から設定アニール温度［
Ｔ２］まで降温するときの速度は、毎分１０ｄｅｇ．〜
毎分４ ０ ｄ ｅ ｇ． の範囲内にあることが望
ましい．急激な昇温には、ランブアニール、レーザービ
ームアエールなどのラビッドサーマルアニールが最も適
している。この場合は毎分４０ｄｅｇ．以上の昇温も可
能となる．温度［Ｔ４］まで昇温することで、シリコン
質中の残留水素を完全に抜くことができ、設定アニール
温度［Ｔ２］での活性化アニールをより完全なものとす
ることが出来る。これは設定アニール温度［Ｔ２］が６
００℃〜９５０゜Ｃの範囲内の時、特に有効な昇温方法
である．この時温度［Ｔ４］としては、設定アニール温
度［Ｔ２］より但い範囲で９００℃〜１１００℃が望ま
しい。 ［’ｒ＋］は［Ｔ２］より低い温度である。
ニール温度［Ｔ２］まで昇温する際に、一旦設定アニー
ル温度［Ｔ２］まで昇湿した後、連続して若しくはアニ
ールを開始した後（図では連続しての場合を示してある
）、アニールにかかる時間に比して短い時間で［Ｔ４］
＞ ［Ｔ２］であるような温度［Ｔ４］に昇温し、再
びアニールにかかる時間に比して短い時間で設定アニー
ル温度［Ｔ２］に降温しでアニールを行う場合の模式図
である．設定アニール温度［Ｔ２］としては、６００℃
〜１１００℃（この場合は６００℃〜９５０℃の時有効
な結果が得られ、特に望ましい）を採る．アニール前の
温度［’ｒ＋］から一旦設定アニール温度に至るまでの
昇温速度は毎分２ ０ ｄ ｅ ｇ． 以下で、特に
毎分５ ｄ ｅ ｇ． 以下であることが望ましい．
また、設定アニール温度［Ｔ２］から温度［Ｔ４］まで
昇温するとき及び温度［Ｔ４］から設定アニール温度［
Ｔ２］まで降温するときの速度は、毎分１０ｄｅｇ．〜
毎分４ ０ ｄ ｅ ｇ． の範囲内にあることが望
ましい．急激な昇温には、ランブアニール、レーザービ
ームアエールなどのラビッドサーマルアニールが最も適
している。この場合は毎分４０ｄｅｇ．以上の昇温も可
能となる．温度［Ｔ４］まで昇温することで、シリコン
質中の残留水素を完全に抜くことができ、設定アニール
温度［Ｔ２］での活性化アニールをより完全なものとす
ることが出来る。これは設定アニール温度［Ｔ２］が６
００℃〜９５０゜Ｃの範囲内の時、特に有効な昇温方法
である．この時温度［Ｔ４］としては、設定アニール温
度［Ｔ２］より但い範囲で９００℃〜１１００℃が望ま
しい。 ［’ｒ＋］は［Ｔ２］より低い温度である。
尚、昇温速度は常に一定である必要はなく、前記の範囲
内で変動しても構わない．また、以上に示した昇温方法
は、第２図（ａ）〜（ｄ）の説明に限定されるものでは
ない。第２図（ａ）〜（ｄ）の各々を組み合わせて使う
ことも可能である．従来の水素化ｐｏｌｙ−Ｓｉはキャ
リアとして電子を極く少量含むため、ゲート電極として
ｎ型ｐｏｌｙ−Ｓｉを使用すると、ｐチャネルＴＰＴの
場合は問題が無いが、ｎチャネルＴＰＴではスレッシュ
ホールド電圧が−ＩＶほどにずれ込む現象がみられる．
これはオフ電流を上げる結果につながり、発熱若しくは
消費電力の肥大につながるため望ましくない．このため
従来は、ゲート絶縁膜とチャネル領域との界面付近にあ
る電荷を打ち消すためのチャネル処理工程を必要として
いた．しかし、主たるチャネル処理工程であるチャネル
ドーピングはドーブ量の制御が雌しく、ドーピング過剰
による膜質劣化から、ＴＰＴ作動時電流の低下などもし
ばしば起こる．本発明のｐ型ｐｏｌｙ−Ｓｉ薄膜となっ
たｐ型ａ−Ｓｉ薄膜のパタニングによるゲート電極を用
いれば、ｎチャネルＴＰＴばかりでなくｐチャネルＴＰ
Ｔに於いてもスレッシュホールド電圧のずれ込みは起こ
らないのでチャネル処理工程を省くことが出来、且つ特
性の良いＴＰＴを得ることが出来る． ［発明の効果］ 本発明の薄膜半導体装置及びその製造方法によれば、従
来のＴＰＴが抱えていたスレッシュホールド電圧のずれ
込みを、工程数を増やすことなく低減することが出来る
． また、本発明の薄膜半導体装置及びその製造方法によれ
ば、結晶粒径が大きく結晶粒界界面に不純物を捕獲しに
くいＳｉ薄膜を成膜することが出来る． そして、本
発明の薄膜半導体装置及びその製造方法によれば、良好
な特性を持つ半導体薄膜を従来の工程よりも容易に製造
できるので、歩留りの向上、製造時間の短縮も達成でき
る．
内で変動しても構わない．また、以上に示した昇温方法
は、第２図（ａ）〜（ｄ）の説明に限定されるものでは
ない。第２図（ａ）〜（ｄ）の各々を組み合わせて使う
ことも可能である．従来の水素化ｐｏｌｙ−Ｓｉはキャ
リアとして電子を極く少量含むため、ゲート電極として
ｎ型ｐｏｌｙ−Ｓｉを使用すると、ｐチャネルＴＰＴの
場合は問題が無いが、ｎチャネルＴＰＴではスレッシュ
ホールド電圧が−ＩＶほどにずれ込む現象がみられる．
これはオフ電流を上げる結果につながり、発熱若しくは
消費電力の肥大につながるため望ましくない．このため
従来は、ゲート絶縁膜とチャネル領域との界面付近にあ
る電荷を打ち消すためのチャネル処理工程を必要として
いた．しかし、主たるチャネル処理工程であるチャネル
ドーピングはドーブ量の制御が雌しく、ドーピング過剰
による膜質劣化から、ＴＰＴ作動時電流の低下などもし
ばしば起こる．本発明のｐ型ｐｏｌｙ−Ｓｉ薄膜となっ
たｐ型ａ−Ｓｉ薄膜のパタニングによるゲート電極を用
いれば、ｎチャネルＴＰＴばかりでなくｐチャネルＴＰ
Ｔに於いてもスレッシュホールド電圧のずれ込みは起こ
らないのでチャネル処理工程を省くことが出来、且つ特
性の良いＴＰＴを得ることが出来る． ［発明の効果］ 本発明の薄膜半導体装置及びその製造方法によれば、従
来のＴＰＴが抱えていたスレッシュホールド電圧のずれ
込みを、工程数を増やすことなく低減することが出来る
． また、本発明の薄膜半導体装置及びその製造方法によれ
ば、結晶粒径が大きく結晶粒界界面に不純物を捕獲しに
くいＳｉ薄膜を成膜することが出来る． そして、本
発明の薄膜半導体装置及びその製造方法によれば、良好
な特性を持つ半導体薄膜を従来の工程よりも容易に製造
できるので、歩留りの向上、製造時間の短縮も達成でき
る．
第１図（ａ）〜（ｄ）は本発明の実施例に於ける薄膜半
導体装置の製造工程図の一例である。 第２図（ａ）〜（ｄ）は本発明の実施例に於ける昇温方
法（一部降温方法）の模式図である．００・・・・・・
石英基板 ０１・・・・・・半導体領域 ０２・・・・・・ゲート絶縁膜 ０３・・・・・・ｐ型ａ−Ｓｉ薄膜 ０４・・・・・・ｐ型ｐｏｌｙ−Ｓｉ薄膜ゲート電極０
５・・・・・・ソース領域 ０６・・・・・・ドレイン領域 ０７・・・・・・チャネル領域 以 上
導体装置の製造工程図の一例である。 第２図（ａ）〜（ｄ）は本発明の実施例に於ける昇温方
法（一部降温方法）の模式図である．００・・・・・・
石英基板 ０１・・・・・・半導体領域 ０２・・・・・・ゲート絶縁膜 ０３・・・・・・ｐ型ａ−Ｓｉ薄膜 ０４・・・・・・ｐ型ｐｏｌｙ−Ｓｉ薄膜ゲート電極０
５・・・・・・ソース領域 ０６・・・・・・ドレイン領域 ０７・・・・・・チャネル領域 以 上
Claims (4)
- （１）電界効果トランジスタのゲート電極が結晶粒径１
μｍ以上の結晶粒を含むｐ型半導体から成ることを特徴
とする薄膜半導体装置。 - （２）不純物を含む非晶質半導体薄膜を形成する工程と
、該薄膜をアニールして多結晶半導体薄膜化する工程と
、該薄膜をアニールして該薄膜中に含まれる不純物を活
性化する工程とを少なくとも含むことを特長とする薄膜
半導体装置の製造方法。 - （３）請求項２記載の薄膜半導体装置の製造方法によっ
て、結晶粒径１μｍ以上の結晶粒を含むｐ型半導体から
成る電界効果トランジスタのゲート電極を形成したこと
を特長とする薄膜半導体装置の製造方法。 - （４）不純物イオン活性化アニール工程に於いて、アニ
ール前の温度から設定アニール温度まで昇温する際の昇
温速度に上限値を定めたことを特長とする請求項２記載
若しくは請求項３記載の薄膜半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325190A JPH03218073A (ja) | 1990-01-23 | 1990-01-23 | 薄膜半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325190A JPH03218073A (ja) | 1990-01-23 | 1990-01-23 | 薄膜半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03218073A true JPH03218073A (ja) | 1991-09-25 |
Family
ID=11827993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1325190A Pending JPH03218073A (ja) | 1990-01-23 | 1990-01-23 | 薄膜半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03218073A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190135472A (ko) * | 2017-04-27 | 2019-12-06 | 어플라이드 머티어리얼스, 인코포레이티드 | 3d 낸드 적용을 위한 낮은 유전율의 산화물 및 낮은 저항의 op 스택 |
-
1990
- 1990-01-23 JP JP1325190A patent/JPH03218073A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190135472A (ko) * | 2017-04-27 | 2019-12-06 | 어플라이드 머티어리얼스, 인코포레이티드 | 3d 낸드 적용을 위한 낮은 유전율의 산화물 및 낮은 저항의 op 스택 |
| JP2020518136A (ja) * | 2017-04-27 | 2020-06-18 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | ３ｄ ｎａｎｄに適用するための低誘電率酸化物および低抵抗のｏｐスタック |
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