JPH03218147A - 通信制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、通信制御装置に係り、特に、回線障害発生時
に、回線障害の切り分けが可能な通信制御装置に関する
。

［従来の技術］ 従来、一般に、レイヤ１、レイヤ２を別々のブロセッサ
により実現している通信制御装置が知られているが、こ
の通信制御装置は、レイヤ２プロトコルにおいてリトラ
イアウトが発生した場合に、その根本原因を正しく上位
装置へ通知することのできるものではない。

この種従来技術として、例えば、特開昭６２−２４５７
５０号公報等に記載された技術が知られているが、この
従来技術は、回線障害情報を周期的に収集する方法につ
いて述べているのみである。

［発明が解決しようとする課Ｍｉ］ 前記従来技術は、統計情報として障害情報を収集するも
のであるため、障害情報の収集周期が長く、レイヤ２プ
ロトコルリトライアウトが発生したとき、収集されてい
る最新の障害情報が、前記リトライアウト発生直前の障
害情報であるか否かの対応をとることができず、この障
害情報を用いて回Ｍｌｌ害切り分けを行うことができな
いという問題点を有している。

また、前記従来技術は、障害情報の収集周期を短くする
と、収集するデータ量が膨大となり、大量のメモリを必
要とするという問題点を生じてしまう。

本発明の目的は、前記従来技術の問題点を解決し、少な
いメモリを用いて、障害情報の収集周期を短くすること
ができるようにし、レイヤ２プロトコルリトライアウト
発生直前の回線状態を収集できるようにした通信制御装
置を提供することにある。

［課題を解決するための手段］ 本発明によれば前記目的は、小容量の２つのメモリＡ１
、Ａ２を用意し、短周期でこれらのメモリを交互にリセ
ットしながら、データ受信が発生する毎に、新たにリセ
ットしたメモリに回線エラー情報を設定するようにする
ことにより達成される。

また、前記目的は、回線エラー収集を短周期で、確実に
行うために、タイマ発生回線を設け、このタイマによる
回線エラー収集のための割り込みレベルを、通常のデー
タ送信完了割り込み、データ受信割り込みより高くする
ことにより、タイマ割リ込みの沈み込みを防止するよう
にすることにより達成される。

［作　用］ ２つのメモリを交互にリセットしながら、収集した回線
エラー情報をリセットしたメモリに交互に書き込むこと
により、メモリリセット直後であっても、リセットを行
っていないメモリには、回線エラー情報が格納されてい
ることになるので、最小、メモリリセットタイミングの
１周期分、最大、メモリリセットタイミングの２周期分
の回線エラー情報の収集を行うことができる。

従って、レイヤ２プロトコルリトライアウトが発生した
とき、前記メモリ内の回線エラー情報を読み出せば、こ
の回線エラー情報は、レイヤ２プロトコルリトライアウ
ト発生直前の回線エラー情報であり、このエラー情報に
基づいて、この障害が、回線に起因した障害か、リンク
レベルの障害かを識別して切り分けることができる。

［実施例］ 以下、本発明による通信制御装置の一実施例を図面によ
り詳細に説明する。

第１図は本発明の一実施例の構成を示すブロック図、第
２図は回線アダプタの構成を示すブロック図、第３図は
回線エラーの内容を説明する図、第４図は本発明の一実
施例の動作を説明するシーケンス図、第５図は回線エラ
ー情報が保持される期間を説明するタイムチャートであ
る。第１図、第２図において、１０はホストコンピュー
タ、ｌ００は回線アダプタ、１１０、３４０はローカル
バス、１２０、１３０は回線制御回線、１２１，１２２
はデータドライバ／レシーバー　１２３は回線エラー収
集回線、１２４はデータ送受信制御回線、１４０はメモ
リＡ，１５０はバスインタフェース回線、１６０はプロ
セッサＡ、１６１はタイマ発生回線、１７０は共有バス
、３００は通信制御アダプタ、３１０は通信制御アダプ
タ制御回線、３２０は共有メモリ、３３０はホストイン
タフェース回線、３５０はプロセッサＢ、３６０はメモ
リＢである。

本発明による通信制御装置は、第１図に示すように、１
台の通信制御アダプタ３００と複数台の回線アダプタ１
００とにより構成されており、回線アダプタ１００がレ
イヤ１を、通信制御アダプタ３００がレイヤ２を実現し
ている。

回線アダプタ１００は、回線２００ａ〜２００ｄを収容
することができ、また、通信制御アダプタ３００は、最
大８個の回線アダプタ１００を、共有バス１７０を介し
て接続することができ、最大１６個がホストコンピュー
タｌＯに対して接続可能である。

通信制御アダプタ３００は、ホストコンピュータ１０と
のインタフェースを制御するホストインタフェース回線
３３０と、共有メモリ３２０に対するアクセスの調停、
共有バス１７０に対するバス調停を行う通信制御アダプ
タ制御回線３１０と、通信制御アダプタ３００全体の動
作を制御するメインプロセッサであるプロセッサＢ３５
０と、プロセッサＢ３５０内で動作するプログラムが格
納されているメモリ８３６０と、プロセッサＢ３５０、
メモリＢ３６０を通信制御アダプタ制御回線３１０に接
続するローカルバスＢ３４０と、プロセッサＡ１６０及
びプロセッサＢ３５０からアクセス可能な共有メモリ３
２０とを備えて構成されている。

回線アダプタ１００は、回線２００ａ、２００ｂを制御
する回線制御回線Ａ１２０と、回線２００ｃ、２００ｄ
を制御する回線制御回線Ｂ１３０と、回線アダプタ全体
を制御するプロセッサであるプロセッサＡ１６０と、プ
ロセッサＡｌ６０上で動作するプログラム及び回線エラ
ー情報を格納するメモリＡｌ４０と、通信制御アダプタ
３００とのインタフェースを制御するバスインタフェー
ス回線１５０と、これらを接続するローカルバス１１０
とを備えて構成されている。

前述のように構成される本発明の通信制御装置の一実施
例において、ホストコンピュータ１０から転送されてく
るデータは、ホストインタフェース回線３３０、通信制
御アダプタ制御回線３１０を介して共有メモリ３２０に
格納される。ホストインタフェース回線３３０は、デー
タを共有メモリ３２０に格納すると、プロセッサＢ３５
０に対して割り込みを発生させる。

プロセッサＢ３５０は、この割り込みを受けると、レイ
ヤ２のフレーム、例えば、ＨＤＬＣのＩフレームを作成
し、該フレーム作成後、共有メモリ３２０にデータ送信
要求のコマンドを設定し、回線アダプタ１００内のプロ
セッサＡ１６０に対して割り込みを発生させる。

この割り込みを受けたプロセッサＡ１６０は、共有メモ
リ３２０内に設定されたコマンドを解析し、回線制御回
線Ａｌ２０または回線制御回線Ｂ１３０に送信指示を行
う。この送信指示を受けた回線制御回線Ａ１２０または
回線制御回線Ｂｌ３０は、回線２００ａ〜２００ｄのい
ずれかにデータを送信する。

次に、回線アダプタ１００の詳細な構成を示す第２図に
より、回線アダプタ１００の前述した以外の他の構成を
説明する。

第２図において、タイマ発生回線１６１は、周期的なタ
イマ割り込みを発生させる回線であり、回線エラー収集
回線１２３は、回線へのデータの送出及び回線からのデ
ータの受信を行うデータドライバ／レシーバー１２１、
１２２で検出された回線エラーを読み出す回線である。

プロセッサＡ１６０は、タイマ発生回線１６１からの割
り込み信号をトリガとして、回線エラー収集回線１２３
に読み込まれている回線エラー情報を読み出し、メモリ
Ａｌ４０内の例えばメモリＡ１に回線エラー情報を設定
し、その後、タイマ発生回線１６１に次のトリガタイミ
ングを設定する。次のトリガがタイマ発生回線１６１か
ら発せられたとき、プロセッサ１６０は、前述と同様な
処理を行うが、このときの、回線エラー情報の格納先は
、メモリＡ内のメモリＡ２となる。

前述したように本発明の実施例は、回線エラー情報を、
メモリＡ１とメモリＡ２とへ交互に格納することになる
。そして、タイマ発生回線１６１の割り込み信号発生周
期は、メモリＡｌ４０内に設定されているシステム設定
テーブルの値を変．更することにより、例えば、１秒〜
２５５秒まで任意に設定することができる。

回線エラー情報は、第３図に示すように、８ビットのデ
ータで表わされ、各ビット位置対応に、予備、ロングフ
レーム、バッファビジー、オーバーラン、ショウトフレ
ーム、アボート検出、同期はずれ、ＦＣＳエラーの各エ
ラーの有無を表わすように構成されている。

次に、前述した本発明の一実施例において、レイヤ２プ
ロトコルリトライアウトが発生した場合の、通信制御ア
ダプタ３００及び回線アダプタｌＯＯの動作を第４図に
示すシーケンスにより説明する。

データの送信を行う場合、通信制御アダプタ３００は、
回線アダプタ１００に対して、割込みによりデータ送信
要求コマンドを発行する。このデータ送信要求コマンド
は、通信制御アダプタ３００が共有メモリ３２０上に書
き込み、前記割り込みを契機にして、回線アダプタ１０
０がこれを読み出すことにより、回線アダプタ１００に
渡される。

回線アダプタ１００は、このデータ送信要求コマンドを
受け取ると、データドライバ／レシーバーを用いて、相
手通信装置に対してデータＩ（０，０）の送信を行う。

このとき、送信データの相手先アドレスとデータ長とは
、データ送信要求コマンドに付加されているものを使用
する。

データの送信が終了すると、データドライバ／レシーバ
ーは、プロセッサＡ１６０に対して割り込みを発生させ
る。回線アダプタ１００は、この割り込みにより、共有
メモリ３２０に対して、送信完了割り込みレスポンスを
設定し、通信制御アダプタ３００に対する割り込みを行
う。

通信制御アダプタ３００は、このレスポンスを受けると
、タイマ３７０に監視タイマスタート指示を出し、該タ
イマ３７０がタイムアウトすると、プロセッサＢに対し
て割り込みを行い、この割り込みを契機として、再度、
回線アダプタｌＯＯに対してデータ送信要求コマンドを
発行する。

一方、回線アダプタ１００において、データドライバ／
レシーバー１２１、１２２は、データ受信の都度回線エ
ラーのチェックを行い、そのチェック結果を内部に保持
する動作を行う。また、プロセッサＡ１６０は、タイマ
発生回線１６１からの所定の周期毎のタイマ割り込みを
受け、回線エラー収集回線１２３にエラー収集指示を発
行する。

回線エラー収集回線１２３は、データドライバ／レシー
バーがデータ受信の都度検出して保持している回線エラ
ー情報を読み出し、一旦、自回線エラー収集回線内のレ
ジスタに格納する。このレジスタに格納された回線エラ
ー情報は、プロセッサＡ１６０により、メモリＡ１４０
内のメモリＡ１に格納される。このとき、メモリＡ１は
、前記タイマ発生回線１６１からのタイマ割り込みによ
りリセットされている。

このメモリＡ１４０内のメモリＡＩへの回線エラー情報
の格納後、プロセッサＡ１６０は、回線エラー収集回線
１２３にエラー要因リセット指示を発行し、回線エラー
収集回線１２３内のレジスタを“０゜゛クリアさせると
共に、データドライバ／レシーバー内のエラーをリセッ
トさせる。さらに、プロセッサＡ１６０は、次の回線エ
ラー情報読み出しのためのトリガを得るために、タイマ
発生回線１８１に割り込み発生指示を与えておく。

回線アダプタ１００では、タイマ発生回線１６１のタイ
マ割り込みが発生する度に、前述したメモリ１４０内の
メモリＡ１、Ａ２の交互リセットと、回線エラー情報の
収集を行い、収集した回線エラー情報を、メモリＡ１４
０内のメモリＡ１、Ａ２へ交互に格納する動作とを続け
る。

このような動作中に、通信制御アダプタ３００がレイヤ
２プロトコルリトライアウトを検出すると、通信制御ア
ダプタ３００は、回線アダプタ１００に対して、回線エ
ラー情報読み出しコマンドを発行する。

このコマンドを回線アダプタ１００が受信すると、回線
アダプタ１００内のプロセッサＡ１６０は、メモリＡ１
、Ａ２の内容を読み出し、両読み出し情報の内容の論理
和をとり、この結果を共有メモリ３２０に書き込んで、
通信制御アダプタ３００に対して、回線エラー情報通知
レスポンスを発行する。

この回線エラー情報通知レスポンスを受けた、通信制御
アダプタ３００内のプロセッサＢ３５０は、回線エラー
情報の内容の解析を実行する。本発明の実施例の場合、
回線エラー情報は、第３図により説明したように構成さ
れているので、回線エラー情報が、ＡＨ“０”の場合、
回線エラー無しであり、ＡＨ　”Ｏ”で無い場合、“１
”のたっているビット位置に対応する回線エラーが生じ
ていると判定することができる。

通信制御アダプタ３００は、この判定の結果、上位装置
であるホストコンピュータ１０に、回線エラー以外のエ
ラーの場合リンクエラーを通知し、回線エラーの場合そ
の回線エラーを通知する。

次に、第５図に示すタイミングチャートにより、回線エ
ラー情報収集期間について説明する。

第５図において、タイマ割り込み発生回線１６１からの
割り込みタイミングＴ１は、等間隔（図では異なってい
るように見えるが）に発生し、メモリＡ１、Ａ２を交互
にクリアしている。一方、回線エラー情報は、データ受
信発生毎にクリアされたメモリに格納される。

従って、メモリリセット１発生後、メモリリセット３が
発生するまで、メモリＡｌの内容が保持されることにな
り、また、メモリリセット２の発生後、メモリリセット
４が発生されるまで、メモリＡ２の内容が保持されるこ
とになる。図の例では、メモリリセット２の発生からメ
モリリセット３の発生までの間に、回線エラー情報２、
３が発生し、これらのエラー情報が、メモリリセット４
が発生するまでメモリＡ２に保持されることになる。

従って、その後、メモリリセット３と４との間で、エラ
ー情報読み出し要求が発生すれば、このときに保持され
ているエラー情報は、回線エラー情報２、３となる。

本発明の実施例は、前述のメモリリセット周期、すなわ
ち、回線エラー収集周期を短くしても、メモリＡＩ、Ａ
２の容量の増加を招くことがないので、少ないメモリ容
量で、短周期の回線エラー情報の収集を行うことができ
る。

前述した本発明の実施例において、回線エラー情報は、
メモリではなくレジスタに格納するようにしてもよい。

また、回線エラー情報は、回線の物理的な特性に応じて
変更することができる。さらに、データ送受信制御回線
は、レイヤｌ物理インタフェースの信号を読むことがで
きるので、このインタフェース信号と回線エラー情報と
を、合わせて用いることにより、障害の切り分けを有効
に行うことができる。

［発明の効果］ 以上説明したように本発明によれば、レイヤ２プロトコ
ルエラーの要因が、回線障害によるものか、相手通信装
置によるものかを、少量の情報量で容易に切り分けるこ
とができ、２面のメモリに交互に回線エラー情報を格納
し、読み出し指示により、両メモリの内容の論理和をと
ることによって、読み出し指示直前の回線状態を正確に
把握することができる。

また、通信制御アダプタと回線アダプタのそれぞれに、
プロセッサを備えることにより、通信制御装置を、マル
チプロセッサ構成とした場合にも、本発明を適用するこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は回線アダプタの構成を示すブロック図、第３図は
回線エラーの内容を説明する図、第４図は本発明の一実
施例の動作を説明するシーケンス図、第５図は回線エラ
ー情報が保持される期間を説明するタイムチャートであ
る。 １０・・・・・・ホストコンピュータ、ｌＯＯ・・・・
・・回線アダプタ、１１０、３４０・・・・・・ローカ
ルバス、１２０、１３０・・・・・・回線制御回線、１
２１，１２２・・・・・・データドライバ／レシーバー
、１２３・・・・・・回線エラー収集回線、１２４・・
・・・・データ送受信制御回線、１４０・・・・・・メ
モリＡ、１５０・・・・・・バスインタフェース回線、
１６０・・・・・・プロセッサＡ，１６ｌ・・・・・・
タイマ発生回線、１７０・・・・・・共有バス、３００
・・・・・・通信制御アダプタ、３１０・・・・・・通
信制御アダプタ制御回線、３２０・・・・・・共有メモ
リ、３３Ｏ・・・・・・ホストインタフェース回線、３
５０・・・・・・ブ ロセッサＢ， ３６０・・・・・・メモリＢ．

Claims (1)

【特許請求の範囲】
1. １、レイヤ１、レイヤ２を別々のプロセッサにより実現
   している通信制御装置において、小容量の２面のメモリ
   を備え、短周期でこれらのメモリを交互にリセットしな
   がら、データ受信が発生する毎に、新たにリセットした
   メモリに回線エラー情報を設定し、レイヤ２プロトコル
   リトライアウトが発生した場合、前記メモリに設定され
   た回線エラー情報を上位装置へ通知することを特徴とす
   る通信制御装置。