JPH03218506A - 集積回路 - Google Patents
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- JPH03218506A JPH03218506A JP2237045A JP23704590A JPH03218506A JP H03218506 A JPH03218506 A JP H03218506A JP 2237045 A JP2237045 A JP 2237045A JP 23704590 A JP23704590 A JP 23704590A JP H03218506 A JPH03218506 A JP H03218506A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野」
本発明は定電圧回路を含み、時計用集積回路（１ｎｔｅ
ｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ：以下ＩＣという）など
低消費電力が要求されるＩＣに関するものである。
ｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ：以下ＩＣという）など
低消費電力が要求されるＩＣに関するものである。
［従来の技術］
第６図は従来のＩＣの定電圧回路の一例を示す回路図で
ある。図示のように従来の定電圧回路は基準電圧発生回
路（２４）、差動増幅回路（２６）、モノチャネル出力
ドライバ（２８）及び負帰還増幅部（３０）から構成さ
れている。基準電圧発生回路（２４）はデブレッション
型ＰＭＯＳトランジスタ（５０）、エンハンスメント型
ＰＭＯＳトランジスタ（５２）及びエンハンスメント型
ＮＭＯＳトランジスタ（５４）， （５Ｂ）から構成
されている。また、差動増幅回路（２６）は、エンハン
スメント型ＰＭＯＳトランジスタ（５８）． （６０
）． （６２）及びエンハンスメント型ＮＭＯ Ｓト
ランジスタ（＄４）． （ａｌｌ）から構成されている
。
ある。図示のように従来の定電圧回路は基準電圧発生回
路（２４）、差動増幅回路（２６）、モノチャネル出力
ドライバ（２８）及び負帰還増幅部（３０）から構成さ
れている。基準電圧発生回路（２４）はデブレッション
型ＰＭＯＳトランジスタ（５０）、エンハンスメント型
ＰＭＯＳトランジスタ（５２）及びエンハンスメント型
ＮＭＯＳトランジスタ（５４）， （５Ｂ）から構成
されている。また、差動増幅回路（２６）は、エンハン
スメント型ＰＭＯＳトランジスタ（５８）． （６０
）． （６２）及びエンハンスメント型ＮＭＯ Ｓト
ランジスタ（＄４）． （ａｌｌ）から構成されている
。
モノチャネル出力ドライバ（２８）はエンハンスメント
型ＮＭＯＳトランジスタ（６８）から構成されている。
型ＮＭＯＳトランジスタ（６８）から構成されている。
負帰還増幅部（３０）は回路負荷（３２）に並列接続さ
れた抵抗（７０）， （７２）から構成されており、抵
抗（７０）と（７２）との接続点はＰＭＯＳトランジス
タ（６２）のゲートに接続されている。
れた抵抗（７０）， （７２）から構成されており、抵
抗（７０）と（７２）との接続点はＰＭＯＳトランジス
タ（６２）のゲートに接続されている。
基準電圧発生回路（２４）において、デプレッション型
ＰＭＯＳトランジスタ（５０）とエンハンスメント型Ｐ
ＭＯＳトランジスタ（５２）とのトランジスタサイズが
等しく、かつエンハンスメント型ＮＭＯＳトランジスタ
（５４）と（５６）とのトランジスタサイズが等しい場
合には、ＰＭＯＳトランジスタ（５２）とＰＭＯＳトラ
ンジスタ（５０）とのスレッショルド電圧の差電圧がＶ
ＤＤを基準とした一定電圧からなる基準電圧（２５）と
して出力される。この基準電圧（２５）は差動増幅回路
（２６）の非反転入力であるＰＭＯＳトランジスタ（６
０）のゲートに入力される。そして、モノチャネル出力
ドライバ（２８）のドレイン（２９）からの出力が分割
抵抗（７０）， （７２）を介して差動増幅回路（２６
）の反転入力であるＰＭＯＳトランジスタ（６２）のゲ
ートに負帰還入力されることにより、モノチャネル出力
ドライバ（２８）のドレインから定電圧が出力され、回
路負荷（３２）に供給されている。
ＰＭＯＳトランジスタ（５０）とエンハンスメント型Ｐ
ＭＯＳトランジスタ（５２）とのトランジスタサイズが
等しく、かつエンハンスメント型ＮＭＯＳトランジスタ
（５４）と（５６）とのトランジスタサイズが等しい場
合には、ＰＭＯＳトランジスタ（５２）とＰＭＯＳトラ
ンジスタ（５０）とのスレッショルド電圧の差電圧がＶ
ＤＤを基準とした一定電圧からなる基準電圧（２５）と
して出力される。この基準電圧（２５）は差動増幅回路
（２６）の非反転入力であるＰＭＯＳトランジスタ（６
０）のゲートに入力される。そして、モノチャネル出力
ドライバ（２８）のドレイン（２９）からの出力が分割
抵抗（７０）， （７２）を介して差動増幅回路（２６
）の反転入力であるＰＭＯＳトランジスタ（６２）のゲ
ートに負帰還入力されることにより、モノチャネル出力
ドライバ（２８）のドレインから定電圧が出力され、回
路負荷（３２）に供給されている。
ところで、出力ドライバをモノチャネルで構成する理由
は、Ｐチャネル側の出力ドライバを省くことにより出力
ドライバ部の消費電流を減少させることにある。
は、Ｐチャネル側の出力ドライバを省くことにより出力
ドライバ部の消費電流を減少させることにある。
［発明が解決しようとする課題コ
しかし、上述のような従来の定電圧回路ではＰチャネル
側の出力ドライバがないため、電源電圧が変動した場合
には定電圧出力が安定せずＩＣの誤動作の原因となった
り、特性の劣化を招いたりした。例えば、時計用ＩＣな
どのように電池を使用しブザー出力機能を有するＩＣの
場合には、ブザー鳴鐘時にはＩＣに供給される電源電圧
が小さくなってしまう。これは、電池の電流負荷が大き
くなり電池の内部インピーダンスによる電圧降下が大き
くなることに起因している。
側の出力ドライバがないため、電源電圧が変動した場合
には定電圧出力が安定せずＩＣの誤動作の原因となった
り、特性の劣化を招いたりした。例えば、時計用ＩＣな
どのように電池を使用しブザー出力機能を有するＩＣの
場合には、ブザー鳴鐘時にはＩＣに供給される電源電圧
が小さくなってしまう。これは、電池の電流負荷が大き
くなり電池の内部インピーダンスによる電圧降下が大き
くなることに起因している。
第７図はこのようにＩＣに供給される電源電圧が周期的
に降下したときの動作を示すタイミングチャートである
。電源電圧ＶＤＤ−Ｖｓｓが降下すると、差動増幅回路
（２６）の出力Ｖ ａ （２７）は変動する。
に降下したときの動作を示すタイミングチャートである
。電源電圧ＶＤＤ−Ｖｓｓが降下すると、差動増幅回路
（２６）の出力Ｖ ａ （２７）は変動する。
この出力Ｖ ａ （２７）は図示のように回路自体の容
量（６Ｂ）や回路負荷（３２）の容量成分の影響により
遅延する。このためＮチャネル出力ドライバ（２８）の
ゲートーソース電圧ＶＧＳは一定にはならない。そして
、ゲートーソース電圧ｖＧＳの電圧は電源電圧ＶＤＤ−
Ｖｓｓが元の大きさに戻る瞬間に大きくなる。
量（６Ｂ）や回路負荷（３２）の容量成分の影響により
遅延する。このためＮチャネル出力ドライバ（２８）の
ゲートーソース電圧ＶＧＳは一定にはならない。そして
、ゲートーソース電圧ｖＧＳの電圧は電源電圧ＶＤＤ−
Ｖｓｓが元の大きさに戻る瞬間に大きくなる。
ゲートーソース電圧ｖＧＳの電圧が大きくなると、Ｎチ
ャネル出力ドライバ（２８）の駆動能力は大となり、そ
の出力はＶｓｓ側に引っ張られてしまう。電源電圧の変
動の周波数が低い場合にはＶｓｓ側に引っ張られた定電
圧出力もやがて一定電圧に収束する。しかし、電源電圧
の変動の周波数が高い場合には一定電圧に収束する前に
、再びｖＳＳ側に引っ張られてしまう。
ャネル出力ドライバ（２８）の駆動能力は大となり、そ
の出力はＶｓｓ側に引っ張られてしまう。電源電圧の変
動の周波数が低い場合にはＶｓｓ側に引っ張られた定電
圧出力もやがて一定電圧に収束する。しかし、電源電圧
の変動の周波数が高い場合には一定電圧に収束する前に
、再びｖＳＳ側に引っ張られてしまう。
第８図及び第９図は電源電圧の変動の周波数が高い場合
の定電圧出力を示すタイミングチャートであり、定電圧
出力が時間の経過と共にｖＳＳ側に引っ張られてしまい
、ある状態で飽和してそれ以上ｖＳＳ側に引っ張られず
、単に脈動する。
の定電圧出力を示すタイミングチャートであり、定電圧
出力が時間の経過と共にｖＳＳ側に引っ張られてしまい
、ある状態で飽和してそれ以上ｖＳＳ側に引っ張られず
、単に脈動する。
従って、このような場合には平均的な定電圧出力が通常
時に比べて大きくなってしまう。定電圧出力を液晶表示
に用いる場合にはブザー鳴鐘時には、表示コントラスト
が強くなりすぎることによる表示の劣化を招くなど、従
来の定電圧回路では、重負荷時に出力電圧が安定しない
という問題点があった。
時に比べて大きくなってしまう。定電圧出力を液晶表示
に用いる場合にはブザー鳴鐘時には、表示コントラスト
が強くなりすぎることによる表示の劣化を招くなど、従
来の定電圧回路では、重負荷時に出力電圧が安定しない
という問題点があった。
本発明は、このよう問題点を解決するためになされたも
のであり、重負荷駆動時にも出力電圧が安定するように
した定電圧回路を有するＩＣを提供することを目的とす
る。
のであり、重負荷駆動時にも出力電圧が安定するように
した定電圧回路を有するＩＣを提供することを目的とす
る。
［課題を解決するための手段］
本発明に係る集積回路は、基準電圧発生回路の出力信号
を基準信号として入力し、帰還増幅回路の出力を負帰還
信号として入力する差動増幅回路及び差動増幅回路の出
力により駆動されるモノチャネル出力ドライバを有する
定電圧回路と、この定電圧回路の出力に接続された回路
負荷と、この回路負荷に並列接続され、重負荷が所定の
周波数で駆動されるときに駆動されるＭＯＳトランジス
タとを有する。そして、ＭＯＳトランジスタを駆動制御
する手段として、重負荷が所定の周波数で駆動されると
きにＣＰＵから制御信号がセットされるラッチ回路を有
する。
を基準信号として入力し、帰還増幅回路の出力を負帰還
信号として入力する差動増幅回路及び差動増幅回路の出
力により駆動されるモノチャネル出力ドライバを有する
定電圧回路と、この定電圧回路の出力に接続された回路
負荷と、この回路負荷に並列接続され、重負荷が所定の
周波数で駆動されるときに駆動されるＭＯＳトランジス
タとを有する。そして、ＭＯＳトランジスタを駆動制御
する手段として、重負荷が所定の周波数で駆動されると
きにＣＰＵから制御信号がセットされるラッチ回路を有
する。
また、定電圧回路は次のａ）〜ｆ）の各ＭＯＳトランジ
スタを有する。
スタを有する。
ａ）ソースが第１の電源に接続され、ゲートには第１の
電源を基準とした一定電圧が供給される第１の第１導電
型ＭＯＳトランジスタ。
電源を基準とした一定電圧が供給される第１の第１導電
型ＭＯＳトランジスタ。
ｂ）ソースが前記第１の第１導電型ＭＯＳトランジスタ
のドレインに接続され、ゲートには第１の電源を基準と
した一定電圧が基準電圧として供給される第２の第１導
＠型ＭＯＳトランジスタ。
のドレインに接続され、ゲートには第１の電源を基準と
した一定電圧が基準電圧として供給される第２の第１導
＠型ＭＯＳトランジスタ。
Ｃ）ソースが前記第１の第１導電型ＭＯＳトランジスタ
のドレインに接続される第３の第１導電型ＭＯＳトラン
ジスタ。
のドレインに接続される第３の第１導電型ＭＯＳトラン
ジスタ。
ｄ）ソースが第２の電源に接続され、ドレインが前記第
２の第１導電型ＭＯＳトランジスタに接続され、ゲート
には前記第３の第１導電型ＭＯＳトランジスタのドレイ
ンと同電位の電圧が供給されるｓ１の第２導電型ＭＯＳ
トランジスタ。
２の第１導電型ＭＯＳトランジスタに接続され、ゲート
には前記第３の第１導電型ＭＯＳトランジスタのドレイ
ンと同電位の電圧が供給されるｓ１の第２導電型ＭＯＳ
トランジスタ。
ｅ）ソースが第２の電源に接続され、ドレインが前記第
３の第１導電型ＭＯＳトランジスタのドレインに接続さ
れ、ゲートには前記第３の第１導電型ＭＯＳトランジス
タのドレインと同電位の電圧が供給される第２の第２導
電型ＭＯＳトランジスタ。
３の第１導電型ＭＯＳトランジスタのドレインに接続さ
れ、ゲートには前記第３の第１導電型ＭＯＳトランジス
タのドレインと同電位の電圧が供給される第２の第２導
電型ＭＯＳトランジスタ。
ｆ）ソースが第２の電源に接続され、ゲートには前記第
２の第１導電型ＭＯＳトランジスタのドレインと同電位
の電圧が供給され、ドレインには、前記第３の第１導電
型ＭＯＳトランジスタのゲートと、回路負荷が接続され
ている第３の第２導電型ＭＯＳトランジスタ。
２の第１導電型ＭＯＳトランジスタのドレインと同電位
の電圧が供給され、ドレインには、前記第３の第１導電
型ＭＯＳトランジスタのゲートと、回路負荷が接続され
ている第３の第２導電型ＭＯＳトランジスタ。
また、本発明に係る集積回路は、回路負荷に並列接続さ
れた前記ＭＯＳトランジスタは、ソースが第１の電源に
接続され、ドレインが前記第３の第２導電型ＭＯＳトラ
ンジスタのドレインと電気的に接続されている第４の第
１導電型ＭＯＳトランジスタから構成されている。また
、第１の電源及び第２の電源のうち少なくとも一方をＯ
Ｎ／ＯＦＦするスイッチ手段を有する。
れた前記ＭＯＳトランジスタは、ソースが第１の電源に
接続され、ドレインが前記第３の第２導電型ＭＯＳトラ
ンジスタのドレインと電気的に接続されている第４の第
１導電型ＭＯＳトランジスタから構成されている。また
、第１の電源及び第２の電源のうち少なくとも一方をＯ
Ｎ／ＯＦＦするスイッチ手段を有する。
［作 用］
本発明においては、回路負荷に並列接続されたＭＯＳト
ランジスタが重負荷駆動時にオンするので、定電圧回路
の容量及び回路負荷内の容量の電荷が急速に放電されて
、帰還増幅器の出力が電圧変動に対応したものとなり、
出力段のモノチャネル出力ドライバは適切に制御され、
電源変動があってもその出力変動が少なくなる。
ランジスタが重負荷駆動時にオンするので、定電圧回路
の容量及び回路負荷内の容量の電荷が急速に放電されて
、帰還増幅器の出力が電圧変動に対応したものとなり、
出力段のモノチャネル出力ドライバは適切に制御され、
電源変動があってもその出力変動が少なくなる。
〔実施例コ
第１図は本発明の一実施例に係るＩＣの回路図である。
Ｃ Ｐ Ｕ （１０）は重負荷を所定の周波数で駆動す
るときに、データパス（ｌ２）を介してブザーレジスタ
（１４）及び重負荷制御レジスタ（ｌ６）にそれぞれ制
御信号をセットする。ブザーレジスタ（１４）はアンド
ゲート（ｌ８）に対してゲート信号を送る。アンドゲー
ト（ｌ８）がゲート信号により開になると、ブザークロ
ック信号（ｌ７）がブザードライバ（２０）に送り出さ
れ、そこで増幅される。ブザードライバ（２０）の出力
はブザー出力端子（３Ｂ）を介してトランジスタ（４０
）を駆動する。圧電ブザー（４２）及び昇圧コイル（４
４）からなるブザー回路（４６）はトランジスタ（４０
）の駆動に伴って鳴鐘する。
るときに、データパス（ｌ２）を介してブザーレジスタ
（１４）及び重負荷制御レジスタ（ｌ６）にそれぞれ制
御信号をセットする。ブザーレジスタ（１４）はアンド
ゲート（ｌ８）に対してゲート信号を送る。アンドゲー
ト（ｌ８）がゲート信号により開になると、ブザークロ
ック信号（ｌ７）がブザードライバ（２０）に送り出さ
れ、そこで増幅される。ブザードライバ（２０）の出力
はブザー出力端子（３Ｂ）を介してトランジスタ（４０
）を駆動する。圧電ブザー（４２）及び昇圧コイル（４
４）からなるブザー回路（４６）はトランジスタ（４０
）の駆動に伴って鳴鐘する。
定電圧回路（２２）は、基準電圧発生回路（２４）、差
動増幅回路（２Ｂ）、モノチャネル出力ドライバ（２８
）及び負帰還増幅部（３０）から構成されている。ＶＤ
Ｄ端子と定電圧回路（２２）の出力（２９）との間に回
路負荷（３２）及びＰＭＯＳ出力ドライバ（３４）が接
続されている。定電圧回路（２２）の出力（２９）は定
電圧出力端子（３Ｂ）に接続されている。この定電圧出
力端子（３８）には例えば液晶表示回路（図示せず）等
が接続される。
動増幅回路（２Ｂ）、モノチャネル出力ドライバ（２８
）及び負帰還増幅部（３０）から構成されている。ＶＤ
Ｄ端子と定電圧回路（２２）の出力（２９）との間に回
路負荷（３２）及びＰＭＯＳ出力ドライバ（３４）が接
続されている。定電圧回路（２２）の出力（２９）は定
電圧出力端子（３Ｂ）に接続されている。この定電圧出
力端子（３８）には例えば液晶表示回路（図示せず）等
が接続される。
第２図は定電圧回路（２２）の詳細を示した回路図であ
り、この回路自体は従来の第６図に示したものと同一で
ある。この実施例においては回路負荷（３２）に並列に
ＰＭＯＳ出力ドライバ（３４）が接続されており、この
ＰＭＯＳ出力ドライバ（３４）は重負荷制御レジスタ（
１Ｂ）の信号に基づいて駆動される。
り、この回路自体は従来の第６図に示したものと同一で
ある。この実施例においては回路負荷（３２）に並列に
ＰＭＯＳ出力ドライバ（３４）が接続されており、この
ＰＭＯＳ出力ドライバ（３４）は重負荷制御レジスタ（
１Ｂ）の信号に基づいて駆動される。
つまり、ＩＣがブザー（４Ｂ）のように重負荷を駆動す
るときにはＣ Ｐ Ｕ （１０）が重負荷制御レジスタ
（１Ｂ）に“１ ′をセットし、それをＰＭＯＳ出力ド
ライバ（３４）のゲートに印加することによりオン駆動
させる。
るときにはＣ Ｐ Ｕ （１０）が重負荷制御レジスタ
（１Ｂ）に“１ ′をセットし、それをＰＭＯＳ出力ド
ライバ（３４）のゲートに印加することによりオン駆動
させる。
従って、第７図に示した場合と同様に、電源電圧Ｖ Ｄ
Ｄ− Ｖ ＳＳが降下した状態から元の値に戻ったとき
には、モノチャネル出力ドライバ（２８）のゲート電圧
が大となりその駆動能力が大きくなって出力電圧がｖＳ
Ｓ側に引っ張られる。しかし、ＰＭＯＳ出力ドライバ（
３４）がオンしているので、定電圧回路の容量（６８）
の電荷や回路負荷（３２）の容量成分の電荷の放電回路
が生成されて急速に放電されるため、モノチャネル出力
ドライバ（２８）のゲート電圧がその出力電圧に対応し
た値に戻る。従って、電源電圧が周期的に変動しても、
一旦は出力電圧がｖＳＳ側に引っ張られるが、上述のよ
うにＰＭＯＳ出力ドライバ（３４）がオンしているので
ＶＤＤ側に引き戻され、定格出力を基準値として単に脈
動するだけで、定電圧出力の絶対値が累積的に大きくな
るということはなく、安定した出力が得られる。
Ｄ− Ｖ ＳＳが降下した状態から元の値に戻ったとき
には、モノチャネル出力ドライバ（２８）のゲート電圧
が大となりその駆動能力が大きくなって出力電圧がｖＳ
Ｓ側に引っ張られる。しかし、ＰＭＯＳ出力ドライバ（
３４）がオンしているので、定電圧回路の容量（６８）
の電荷や回路負荷（３２）の容量成分の電荷の放電回路
が生成されて急速に放電されるため、モノチャネル出力
ドライバ（２８）のゲート電圧がその出力電圧に対応し
た値に戻る。従って、電源電圧が周期的に変動しても、
一旦は出力電圧がｖＳＳ側に引っ張られるが、上述のよ
うにＰＭＯＳ出力ドライバ（３４）がオンしているので
ＶＤＤ側に引き戻され、定格出力を基準値として単に脈
動するだけで、定電圧出力の絶対値が累積的に大きくな
るということはなく、安定した出力が得られる。
第３図及び第４図は重負荷時の動作を示すタイミングチ
ャートであり、上述のように、定電圧出力の絶対値が累
積的に大きくなっていないことが分かる。
ャートであり、上述のように、定電圧出力の絶対値が累
積的に大きくなっていないことが分かる。
第５図は本発明の他の実施例に係るＩＣの回路図である
。この実施例においては、ＩＣの試験或いはより低消費
電力化を実現するために、第２図の実施例に対して電源
スイッチ（８０）． （８２）を追加している。
。この実施例においては、ＩＣの試験或いはより低消費
電力化を実現するために、第２図の実施例に対して電源
スイッチ（８０）． （８２）を追加している。
なお、ＰＭＯＳ出力ドライバ（３４）は重負荷が駆動さ
れている間ＯＮＬているので、ＩＣの消費電流は増大す
ることになるが、電源電圧が変動するような重負荷の駆
動は、ブザーを鳴鐘したりランプやＬＥＤを点灯したり
する場合だけであり、ＰＭＯＳドライバ（３４）をＯＮ
することによって増大する消費電流は、システム全体の
消費電流を考慮するとほとんど無視し得る程度のもので
ある。
れている間ＯＮＬているので、ＩＣの消費電流は増大す
ることになるが、電源電圧が変動するような重負荷の駆
動は、ブザーを鳴鐘したりランプやＬＥＤを点灯したり
する場合だけであり、ＰＭＯＳドライバ（３４）をＯＮ
することによって増大する消費電流は、システム全体の
消費電流を考慮するとほとんど無視し得る程度のもので
ある。
また、ＰＭＯＳ出力ドライバ（３４）を制御するための
回路は上述の重負荷制御レジスタ（ｌ６）だけでなく、
制御信号をラッチできるものであれば他の回路例えばフ
リップフロップ回路でもよい。
回路は上述の重負荷制御レジスタ（ｌ６）だけでなく、
制御信号をラッチできるものであれば他の回路例えばフ
リップフロップ回路でもよい。
また、上記の実施例ではＶＤＤを基準として定電圧を出
力する定電圧回路の例を説明したが、ｖＳＳを基準とし
た定電圧回路にも同様に本発明は適用できることはいう
までもない。
力する定電圧回路の例を説明したが、ｖＳＳを基準とし
た定電圧回路にも同様に本発明は適用できることはいう
までもない。
この発明のＩＣは時計用マイクロコンピュータに特に有
効である。
効である。
［発明の効果］
以上のように本発明によれば、定電圧回路の出力に接続
された回路負荷に並列にＰＭＯＳトランジスタを接続し
て重負荷駆動時に駆動するようにしたので、回路負荷の
容量成分の電荷を急速に放電させることができ、これに
より電源変動に対する帰還制御が適切になされるので、
電源電圧が不安定な状態であっても、安価で低消費電力
でかつ安定した電圧レベルを出力できる。
された回路負荷に並列にＰＭＯＳトランジスタを接続し
て重負荷駆動時に駆動するようにしたので、回路負荷の
容量成分の電荷を急速に放電させることができ、これに
より電源変動に対する帰還制御が適切になされるので、
電源電圧が不安定な状態であっても、安価で低消費電力
でかつ安定した電圧レベルを出力できる。
第１図は本発明の一実施例に係る．Ｉ Ｃの回路図、第
２図は第１図の定電圧回路の回路図、第３図及び第４図
は第２図の回路の動作を示すタイミングチャート、第５
図はこの発明の他の実施例に係る定電圧回路の回路図で
ある。 第６図は従来の定電圧回路の回路図、第７図、第８図及
び第９図は第６図の回路の動作を示すタイミングチャー
トである。 図において、（１６）は重負荷制御レジスタ、（２２）
は定電圧回路、（２８）はモノチャネル出力ドライノく
、（３２）は回路負荷、（３４）はＰＭＯＳ出力ドライ
ノくである。
２図は第１図の定電圧回路の回路図、第３図及び第４図
は第２図の回路の動作を示すタイミングチャート、第５
図はこの発明の他の実施例に係る定電圧回路の回路図で
ある。 第６図は従来の定電圧回路の回路図、第７図、第８図及
び第９図は第６図の回路の動作を示すタイミングチャー
トである。 図において、（１６）は重負荷制御レジスタ、（２２）
は定電圧回路、（２８）はモノチャネル出力ドライノく
、（３２）は回路負荷、（３４）はＰＭＯＳ出力ドライ
ノくである。
Claims (5)
- （１）基準電圧発生回路の出力信号を基準信号として入
力し、帰還増幅回路の出力を負帰還信号として入力する
差動増幅回路及び差動増幅回路の出力により駆動される
モノチャネル出力ドライバを有する定電圧回路と、 この定電圧回路の出力に接続された回路負荷と、この回
路負荷に並列接続され、重負荷が所定の周波数で駆動さ
れるときに駆動されるＭＯＳトランジスタと を有する集積回路。 - （２）重負荷が所定の周波数で駆動されるときにＣＰＵ
から制御信号がセットされ、前記ＭＯＳトランジスタを
駆動するラッチ回路を有する請求項１記載の集積回路。 - （３）前記定電圧回路は、 ａ）ソースが第１の電源に接続され、ゲートには第１の
電源を基準とした一定電圧が供給される第１の第１導電
型ＭＯＳトランジスタと、 ｂ）ソースが前記第１の第１導電型ＭＯＳトランジスタ
のドレインに接続され、ゲートには第１の電源を基準と
した一定電圧が基準電圧として供給される第２の第１導
電型ＭＯＳトランジスタと、ｃ）ソースが前記第１の第
１導電型ＭＯＳトランジスタのドレインに接続される第
３の第１導電型ＭＯＳトランジスタと、 ｄ）ソースが第２の電源に接続され、ドレインが前記第
２の第１導電型ＭＯＳトランジスタに接続され、ゲート
には前記第３の第１導電型ＭＯＳトランジスタのドレイ
ンと同電位の電圧が供給される第１の第２導電型ＭＯＳ
トランジスタと、ｅ）ソースが第２の電源に接続され、
ドレインが前記第３の第１導電型ＭＯＳトランジスタの
ドレインに接続され、ゲートには前記第３の第１導電型
ＭＯＳトランジスタのドレインと同電位の電圧が供給さ
れる第２の第２導電型ＭＯＳトランジスタと、 ｆ）ソースが第２の電源に接続され、ゲートには前記第
２の第１導電型ＭＯＳトランジスタのドレインと同電位
の電圧が供給され、ドレインには、前記第３の第１導電
型ＭＯＳトランジスタのゲートと、前記回路負荷が接続
されている第３の第２導電型ＭＯＳトランジスタと を含む請求項１記載の集積回路。 - （４）回路負荷に並列接続された前記ＭＯＳトランジス
タは、ソースが第１の電源に接続され、ドレインが前記
第３の第２導電型ＭＯＳトランジスタのドレインと電気
的に接続されている第４の第１導電型ＭＯＳトランジス
タから構成されている請求項３記載の集積回路。 - （５）第１の電源及び第２の電源のうち少なくとも一方
をＯＮ／ＯＦＦするスイッチ手段を有する請求項４記載
の集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/595,967 US5235520A (en) | 1989-10-20 | 1990-10-11 | Integrated circuit having a function for generating a constant voltage |
| KR1019900016092A KR0135967B1 (ko) | 1989-10-20 | 1990-10-11 | 집적회로 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-273068 | 1989-10-20 | ||
| JP27306889 | 1989-10-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03218506A true JPH03218506A (ja) | 1991-09-26 |
| JP3131988B2 JP3131988B2 (ja) | 2001-02-05 |
Family
ID=17522699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02237045A Expired - Lifetime JP3131988B2 (ja) | 1989-10-20 | 1990-09-10 | 集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3131988B2 (ja) |
| KR (1) | KR0135967B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004356159A (ja) * | 2003-05-27 | 2004-12-16 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
-
1990
- 1990-09-10 JP JP02237045A patent/JP3131988B2/ja not_active Expired - Lifetime
- 1990-10-11 KR KR1019900016092A patent/KR0135967B1/ko not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004356159A (ja) * | 2003-05-27 | 2004-12-16 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0135967B1 (ko) | 1998-05-15 |
| KR910008531A (ko) | 1991-05-31 |
| JP3131988B2 (ja) | 2001-02-05 |
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