JPH03218517A - 演算制御装置 - Google Patents
演算制御装置Info
- Publication number
- JPH03218517A JPH03218517A JP2164557A JP16455790A JPH03218517A JP H03218517 A JPH03218517 A JP H03218517A JP 2164557 A JP2164557 A JP 2164557A JP 16455790 A JP16455790 A JP 16455790A JP H03218517 A JPH03218517 A JP H03218517A
- Authority
- JP
- Japan
- Prior art keywords
- digits
- counter
- calculation
- arithmetic
- digit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Calculators And Similar Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、電子式卓上計算機に係り、特にその演算制
御装置に関する。
御装置に関する。
従来、電子式卓上計算機は第１図に示すように構成され
ている。すなわち、キーボード１１から入力された演算
信号は、加減算回路１２，アドレスカウンタ１３．アド
レスデコーダ１４をそれぞれ介してメインＲＯＭ１５に
供給される。そして、このメインＲＯＭｌ５に予め記憶
されている制御プログラムと、上記加減算回路ｌ２から
出力されるキャリー信号Ｃａによってカウントアップさ
れるアドレス補助カウンタｌＢのカウント値とによって
、インストラクションデコーダ１７から各命令信号およ
び各ゲート制御信号が出力される。上記各命令信号およ
び各ゲート制御信号により、アドレスレジスタ（Ｘ）１
８，アドレスレジスタ（Ｙ）１９が制御されてＲＡＭ２
０の記憶位置が決定され、上記演算信号が所定の位置に
記憶される。さらに、メインＲＯＭｌ５のプログラムに
より上記演算信号の処理判定が行なわれ、演算数は表示
回路２１を介して表示器２２に表示される。次に、メイ
ンＲＯＭｌ５のプログラムにより、ＲＡＭ２０から演算
数を１桁ずつ加減算回路１２を介してアキュームレータ
２３に一時記憶し、被演算数を１桁ずつ加減算回路１２
を介して転送レジスタ２４に一時記憶して、加減算回路
ｌ２により演算を行なって、この演算値を各桁ごとにＲ
ＡＭ２０に記憶して行く。そして、演算の途中で加減算
回路ｌ２からキャリー信号Ｃａが出ると、アドレス補助
カウンタｌ６のカウント値がカウントアップし、インス
トラクションデコーダｌ７が制御されて各命令信号およ
び各ゲート信号が切換えられて桁上げが行なわれるよう
にして成る。
ている。すなわち、キーボード１１から入力された演算
信号は、加減算回路１２，アドレスカウンタ１３．アド
レスデコーダ１４をそれぞれ介してメインＲＯＭ１５に
供給される。そして、このメインＲＯＭｌ５に予め記憶
されている制御プログラムと、上記加減算回路ｌ２から
出力されるキャリー信号Ｃａによってカウントアップさ
れるアドレス補助カウンタｌＢのカウント値とによって
、インストラクションデコーダ１７から各命令信号およ
び各ゲート制御信号が出力される。上記各命令信号およ
び各ゲート制御信号により、アドレスレジスタ（Ｘ）１
８，アドレスレジスタ（Ｙ）１９が制御されてＲＡＭ２
０の記憶位置が決定され、上記演算信号が所定の位置に
記憶される。さらに、メインＲＯＭｌ５のプログラムに
より上記演算信号の処理判定が行なわれ、演算数は表示
回路２１を介して表示器２２に表示される。次に、メイ
ンＲＯＭｌ５のプログラムにより、ＲＡＭ２０から演算
数を１桁ずつ加減算回路１２を介してアキュームレータ
２３に一時記憶し、被演算数を１桁ずつ加減算回路１２
を介して転送レジスタ２４に一時記憶して、加減算回路
ｌ２により演算を行なって、この演算値を各桁ごとにＲ
ＡＭ２０に記憶して行く。そして、演算の途中で加減算
回路ｌ２からキャリー信号Ｃａが出ると、アドレス補助
カウンタｌ６のカウント値がカウントアップし、インス
トラクションデコーダｌ７が制御されて各命令信号およ
び各ゲート信号が切換えられて桁上げが行なわれるよう
にして成る。
このような構成において、ＲＡＭ２Ｇの全てのビットに
ついて演算を行なうことは無駄であるので、演算数の桁
数を転送レジスタ２４に一時記憶しておき、記憶された
桁数までで演算を停止するようにしている。この場合、
所定の桁まで演算が行なわれたか否かを判定するために
、例えば、１インストラクション終了後演算値をＲＡＭ
２０に記憶してから、転送レジスタ２４に記憶した桁数
を加減算回路１２により「１」ずつ減算して行き、「０
」になった桁で演算を停止する。
ついて演算を行なうことは無駄であるので、演算数の桁
数を転送レジスタ２４に一時記憶しておき、記憶された
桁数までで演算を停止するようにしている。この場合、
所定の桁まで演算が行なわれたか否かを判定するために
、例えば、１インストラクション終了後演算値をＲＡＭ
２０に記憶してから、転送レジスタ２４に記憶した桁数
を加減算回路１２により「１」ずつ減算して行き、「０
」になった桁で演算を停止する。
したがって、入力された演算桁数に対応した桁までの演
算しか行なわないので、演算時間が短縮できる。しかし
、演算した桁数の判定に加減算回路ｌ２を使用するため
、この桁数カウント時は演算が行なえず、特に桁数が多
い場合は大きな効果が得られない。
算しか行なわないので、演算時間が短縮できる。しかし
、演算した桁数の判定に加減算回路ｌ２を使用するため
、この桁数カウント時は演算が行なえず、特に桁数が多
い場合は大きな効果が得られない。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、演算桁数が多くても十分に演
算時間を短縮できる演算制御装置を提供することである
。
その目的とするところは、演算桁数が多くても十分に演
算時間を短縮できる演算制御装置を提供することである
。
以下、この発明の一実施例について図面を参照して説明
する。
する。
第２図は、この発明が適用された電子式卓上計算機の概
略構成を示すもので、上記第１図に示した従来の回路に
加えて、演算桁数をカウントするプリセット可能なカウ
ンタを設け、このカウンタに演算桁数を設定して各桁の
演算毎にカウントし、所定の桁で演算を停止するように
したものである。
略構成を示すもので、上記第１図に示した従来の回路に
加えて、演算桁数をカウントするプリセット可能なカウ
ンタを設け、このカウンタに演算桁数を設定して各桁の
演算毎にカウントし、所定の桁で演算を停止するように
したものである。
図において、第１図と同一部には同じ符号を付してその
説明は省略する。すなわち、メインＲＯＭ１５に供給さ
れた演算信号により演算桁数制御回路２５内のカウンタ
に桁数が設定され、各桁の演算毎にカウントダウンある
いはカウントアップして行き、設定された桁までの演算
終了後、アドレスカウンタｌ３およびアドレス補助カウ
ンタｌ６が制御され、メインＲ Ｏ Ｍ １５．インス
トラクションデコ−ダｌ７が制御されて次のインストラ
クションに移るようにして成る。
説明は省略する。すなわち、メインＲＯＭ１５に供給さ
れた演算信号により演算桁数制御回路２５内のカウンタ
に桁数が設定され、各桁の演算毎にカウントダウンある
いはカウントアップして行き、設定された桁までの演算
終了後、アドレスカウンタｌ３およびアドレス補助カウ
ンタｌ６が制御され、メインＲ Ｏ Ｍ １５．インス
トラクションデコ−ダｌ７が制御されて次のインストラ
クションに移るようにして成る。
上記のような構成において、メインＲＯＭｌ５のデータ
をＡｙ（，−Ａｙ，番地へ収納するインストラクション
について説明する。アドレス補助カウンタｌ６のカウン
ト値が「０」の時、メインＲＯＭｌ５のデータをＲＡＭ
２０のＡＹ番地へ収納する。次に補助カウンタｌＢが「
１」になると、ＲＡＭ２０のセルアドレスを１桁カウン
トアップ（Ｙ＋１）する。
をＡｙ（，−Ａｙ，番地へ収納するインストラクション
について説明する。アドレス補助カウンタｌ６のカウン
ト値が「０」の時、メインＲＯＭｌ５のデータをＲＡＭ
２０のＡＹ番地へ収納する。次に補助カウンタｌＢが「
１」になると、ＲＡＭ２０のセルアドレスを１桁カウン
トアップ（Ｙ＋１）する。
アドレス補助カウンタｌ６が「２」になると、演算桁数
制御回路２５を１桁カウントアップ（ｍ＋１）する。こ
こで初期値ｍは演算桁数の補数のデータである。アドレ
ス補助カウンタ１６が「３」になると、演算桁数制御回
路２５の桁上げ信号が出なければ、アドレス補助カウン
タｌ６がリセットされて上述した動作を各桁毎に順次繰
り返す。そして、桁上げ信号が発生すると次のインスト
ラクションの実行に移る。
制御回路２５を１桁カウントアップ（ｍ＋１）する。こ
こで初期値ｍは演算桁数の補数のデータである。アドレ
ス補助カウンタ１６が「３」になると、演算桁数制御回
路２５の桁上げ信号が出なければ、アドレス補助カウン
タｌ６がリセットされて上述した動作を各桁毎に順次繰
り返す。そして、桁上げ信号が発生すると次のインスト
ラクションの実行に移る。
このような構成によれば、各桁毎の演算値をＲＡＭ２０
に記憶しながら演算桁数をカウントアッブできるため、
演算桁数が増えても１インストラクションで処理できる
。したがって、メインＲＯＭ１５のプログラムのステッ
プ数が減少できる。
に記憶しながら演算桁数をカウントアッブできるため、
演算桁数が増えても１インストラクションで処理できる
。したがって、メインＲＯＭ１５のプログラムのステッ
プ数が減少できる。
また、演算桁数制御回路２５は１インストラクションで
制御されるため、メインＲＯＭｌ５の次のアドレスを決
定するためのブリチャージ時間が十分に取れるので、１
インストラクションの構成されているアドレス補助カウ
ンタ１Ｂのビット数を少なくすることもでき、メインＲ
ＯＭ１５の処理速度が比較的遅いものでも、演算速度を
速くすることができる。
制御されるため、メインＲＯＭｌ５の次のアドレスを決
定するためのブリチャージ時間が十分に取れるので、１
インストラクションの構成されているアドレス補助カウ
ンタ１Ｂのビット数を少なくすることもでき、メインＲ
ＯＭ１５の処理速度が比較的遅いものでも、演算速度を
速くすることができる。
第３図は、この発明の一実施例に係．る演算制御装置に
ついて詳細に説明するためのもので、上記第２図の回路
における演算桁数制御回路２５の具体的な構成例を示し
ている。インストラクションデコーダｌ７から出力され
るプリセット信号ｍを、インバータ回路２Ｂ． ２７，
２８． ２９およびアンド回路３０から成り、最初の
桁を演算させる前にメインＲＯＭｌ５のデータを１回だ
けプリセットさせるプリセットタイミング回路３ｌを介
してＲＯＭデータセレクト回路３２に供給する。このＲ
ＯＭデータセレクト回路３２は、上記プリセットタイミ
ング回路３１の出力と、メインＲＯＭ１５の出力との論
理積を出力するアンド回路３３ａ〜３３ｄから成り、こ
の各出力は演算桁数制御カウンタ回路３４を構成するカ
ウンタ３５のプリセット信号としている。この演算桁数
制御カウンタ回路３４は、カウントアップ信号ｍ ＋
１が１ビットのシフトレジスタ３６およびインバータ回
路３７を介して供給されており、カウンタ３５からキャ
リー信号Ｃａが出力されると、インバータ回路３８を介
してアドレス補助カウンタｌＢをクリアするためのアン
ド回路３９の一方の入力端に供給されるとともに、イン
バータ回路４０を介してキャリー判定用のオア回路４１
の一方の入力端に供給される。上記アドレス補助カウン
タ１Ｂのクリア用のアンド回路８９の他方の入力端には
、カウントアップ信号ｍ ＋ １がシフトレジスタ３６
，インバータ回路４２を介して供給されている。また、
上記キャリー判定用のオア回路４ｌの他方の入力端には
、前記インバータ回路４２の出力がインバータ回路４３
を介して供給されるようにして演算桁数制御回路２５が
構成される。
ついて詳細に説明するためのもので、上記第２図の回路
における演算桁数制御回路２５の具体的な構成例を示し
ている。インストラクションデコーダｌ７から出力され
るプリセット信号ｍを、インバータ回路２Ｂ． ２７，
２８． ２９およびアンド回路３０から成り、最初の
桁を演算させる前にメインＲＯＭｌ５のデータを１回だ
けプリセットさせるプリセットタイミング回路３ｌを介
してＲＯＭデータセレクト回路３２に供給する。このＲ
ＯＭデータセレクト回路３２は、上記プリセットタイミ
ング回路３１の出力と、メインＲＯＭ１５の出力との論
理積を出力するアンド回路３３ａ〜３３ｄから成り、こ
の各出力は演算桁数制御カウンタ回路３４を構成するカ
ウンタ３５のプリセット信号としている。この演算桁数
制御カウンタ回路３４は、カウントアップ信号ｍ ＋
１が１ビットのシフトレジスタ３６およびインバータ回
路３７を介して供給されており、カウンタ３５からキャ
リー信号Ｃａが出力されると、インバータ回路３８を介
してアドレス補助カウンタｌＢをクリアするためのアン
ド回路３９の一方の入力端に供給されるとともに、イン
バータ回路４０を介してキャリー判定用のオア回路４１
の一方の入力端に供給される。上記アドレス補助カウン
タ１Ｂのクリア用のアンド回路８９の他方の入力端には
、カウントアップ信号ｍ ＋ １がシフトレジスタ３６
，インバータ回路４２を介して供給されている。また、
上記キャリー判定用のオア回路４ｌの他方の入力端には
、前記インバータ回路４２の出力がインバータ回路４３
を介して供給されるようにして演算桁数制御回路２５が
構成される。
さらに、上記キャリー判定用のオア回路４ｌの出力とイ
ンストラクションデコーダｌ７からインバータ回路４４
． ４５を介して供給されるリターン信号Ｒｅｔｕｒｎ
，およびアドレス補助カウンタ１６のプリセット信号と
の論理積演算を行なうアンド回路４Ｂの出力がインバー
タ回路４７を介してアドレスカウンタ１３に供給される
。上記アドレス補助カウンタｌ６のプリセット信号は、
加減算回路ｌ２から出力されるキャリー信号Ｃａをイン
バータ回路４８． ４９を介してアンド回路５０の一端
に、インストラクションデコーダ１７のキャリーチェッ
ク信号Ｃ Ｂ ｃｈｅｃｋをインバータ回路５ｌを介し
てアンド回路５０の他端に供給してその論理積を取った
ものである。また、上記アドレス補助カウンタ１６は、
演算桁数制御回路２５のカウンタ３５のプリセット信号
、アンド回路３９． ４６の出力論理和を出力するオア
回路５２によってクリアされ、そのカウント値はインス
トラクションデコーダ１７へ供給されるように構成され
ている。
ンストラクションデコーダｌ７からインバータ回路４４
． ４５を介して供給されるリターン信号Ｒｅｔｕｒｎ
，およびアドレス補助カウンタ１６のプリセット信号と
の論理積演算を行なうアンド回路４Ｂの出力がインバー
タ回路４７を介してアドレスカウンタ１３に供給される
。上記アドレス補助カウンタｌ６のプリセット信号は、
加減算回路ｌ２から出力されるキャリー信号Ｃａをイン
バータ回路４８． ４９を介してアンド回路５０の一端
に、インストラクションデコーダ１７のキャリーチェッ
ク信号Ｃ Ｂ ｃｈｅｃｋをインバータ回路５ｌを介し
てアンド回路５０の他端に供給してその論理積を取った
ものである。また、上記アドレス補助カウンタ１６は、
演算桁数制御回路２５のカウンタ３５のプリセット信号
、アンド回路３９． ４６の出力論理和を出力するオア
回路５２によってクリアされ、そのカウント値はインス
トラクションデコーダ１７へ供給されるように構成され
ている。
第４図に上記第３図の回路における各インバータ回路を
制御する信号φ１，φ２のタイミングチャートを示す。
制御する信号φ１，φ２のタイミングチャートを示す。
以上説明したようにこの発明によれば、演算桁数をカウ
ントするためのプリセット可能なカウンタを設け、この
カウンタに演算桁数を設定して各桁毎にカウントし、演
算桁数に対応した所定の桁で演算を停止し、次のインス
トラクションに移るように構成したので、演算時間が短
縮できる演算制御装置が得られる。
ントするためのプリセット可能なカウンタを設け、この
カウンタに演算桁数を設定して各桁毎にカウントし、演
算桁数に対応した所定の桁で演算を停止し、次のインス
トラクションに移るように構成したので、演算時間が短
縮できる演算制御装置が得られる。
第１図は従来の電子式卓上計算機の構成を示すブロック
図、第２図はこの発明が適用された電子式卓上計算機の
概略構成を示すブロック図、第３図はこの発明の一実施
例に係る演算制御装置について説明するためのもので上
記第２図の回路における演算桁数制御回路の具体的な構
成例を示す回路図、第４図は上記第３図の回路の制御信
号のタイミングチャートである。 ｌ３・・・アドレスカウンタ、１５・・・メインＲＯＭ
，１６・・・アドレス補助カウンタ、１７・・・インス
トラクションデコーダ、２５・・・演算桁数制御回路、
３１・・・プリセットタイミング回路、３２・・・ＲＯ
Ｍデータセレクト回路、３４・・・演算桁数制御カウン
タ回路、３５・・・カウンタ、３９・・・アンド回路（
第１の論理手段）、４ｌ・・・オア回路（第２の論理手
段）、ｍ・・・プリセット信号、ｍ ＋ １・・・カウ
ントアップ信号（計数制御信号）。
図、第２図はこの発明が適用された電子式卓上計算機の
概略構成を示すブロック図、第３図はこの発明の一実施
例に係る演算制御装置について説明するためのもので上
記第２図の回路における演算桁数制御回路の具体的な構
成例を示す回路図、第４図は上記第３図の回路の制御信
号のタイミングチャートである。 ｌ３・・・アドレスカウンタ、１５・・・メインＲＯＭ
，１６・・・アドレス補助カウンタ、１７・・・インス
トラクションデコーダ、２５・・・演算桁数制御回路、
３１・・・プリセットタイミング回路、３２・・・ＲＯ
Ｍデータセレクト回路、３４・・・演算桁数制御カウン
タ回路、３５・・・カウンタ、３９・・・アンド回路（
第１の論理手段）、４ｌ・・・オア回路（第２の論理手
段）、ｍ・・・プリセット信号、ｍ ＋ １・・・カウ
ントアップ信号（計数制御信号）。
Claims (1)
- アドレスカウンタとアドレス補助カウンタを有するマイ
クロプログラム方式の演算装置において、インストラク
ションデコーダから出力されるプリセット信号が供給さ
れ、最初の桁を演算させる前にメインＲＯＭにおける演
算数の桁数に対応するデータをプリセットさせるための
プリセットタイミング手段と、このプリセットタイミン
グ手段の出力が有意レベルの時に前記メインＲＯＭから
読み出された演算数の桁数に対応するデータを選択して
出力するＲＯＭデータセレクト手段と、前記インストラ
クションデコーダから出力される計数制御信号が供給さ
れ、前記メインＲＯＭから前記ＲＯＭデータセレクト手
段を介して供給される演算数の桁数をカウントするため
のプリセット可能なカウンタを有する演算桁数制御カウ
ンタ手段と、この演算桁数制御カウンタ手段のカウンタ
から出力される設定された桁数とカウント値とが一致し
たことを示す一致信号と前記カウントアップ信号とに基
づいて前記アドレス補助カウンタをクリアするための信
号を出力する第１の論理手段と、前記一致信号と前記計
数制御信号の反転信号とに基づいて一致判定用の信号を
出力する第２の論理手段とを具備し、演算に先立って前
記メインＲＯＭから前記演算桁数制御カウンタ手段に演
算数の桁数を設定し、各桁の演算毎にカウントを行なっ
て演算桁数が前記カウンタの設定値に達した時に演算を
停止せしめるように構成したことを特徴とする演算制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164557A JPH03218517A (ja) | 1990-06-22 | 1990-06-22 | 演算制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164557A JPH03218517A (ja) | 1990-06-22 | 1990-06-22 | 演算制御装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56140768A Division JPS5843047A (ja) | 1981-09-07 | 1981-09-07 | 演算制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03218517A true JPH03218517A (ja) | 1991-09-26 |
Family
ID=15795430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2164557A Pending JPH03218517A (ja) | 1990-06-22 | 1990-06-22 | 演算制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03218517A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843047A (ja) * | 1981-09-07 | 1983-03-12 | Toshiba Corp | 演算制御装置 |
-
1990
- 1990-06-22 JP JP2164557A patent/JPH03218517A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5843047A (ja) * | 1981-09-07 | 1983-03-12 | Toshiba Corp | 演算制御装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2501711B2 (ja) | ワンチップディジタル信号プロセッサ | |
| US5136536A (en) | Floating-point ALU with parallel paths | |
| EP0686910B1 (en) | Data processing system having a saturation arithmetic operation function | |
| US3535498A (en) | Matrix of binary add-subtract arithmetic units with bypass control | |
| US3202805A (en) | Simultaneous digital multiply-add, multiply-subtract circuit | |
| US3234367A (en) | Quotient guess divider | |
| EP0295788A2 (en) | Apparatus and method for an extended arithmetic logic unit for expediting selected operations | |
| US3058658A (en) | Control unit for digital computing systems | |
| JPH05250146A (ja) | 整数累乗処理を行なうための回路及び方法 | |
| US4212060A (en) | Method and apparatus for controlling the sequence of instructions in stored-program computers | |
| JPH11327875A (ja) | 演算回路 | |
| US3668646A (en) | Method of controlling jumps to different programs in a computer working in real time | |
| US3260840A (en) | Variable mode arithmetic circuits with carry select | |
| JPH03218517A (ja) | 演算制御装置 | |
| US3846626A (en) | Electronic desk calculator with verification function | |
| US4010359A (en) | Circuit arrangement for adding and subtracting | |
| EP1785863A2 (en) | A divider comprising a carry save adder and a full adder | |
| JPS5843047A (ja) | 演算制御装置 | |
| US3521043A (en) | Ripple-free binary coded decimal accumulator forming correct result during single memory accessing cycle | |
| JPH0452488B2 (ja) | ||
| JP2604667B2 (ja) | 予測機能付き演算装置 | |
| SU1013947A1 (ru) | Накапливающий сумматор | |
| JP3551291B2 (ja) | シリアル数値演算装置 | |
| JP2552087B2 (ja) | １０進乗算処理装置 | |
| JPH0434191B2 (ja) |