JPH03218547A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体記憶装置に関するものである。

従来の技術 近年ますます高機能化および高集積化の進むマイクロプ
ロセッサは、仮想記憶方式を採用するとともに、アドレ
ス変換装置といくつかのメモリ、例えば物理アドレスで
アクセスされるキャシュメモリ等を内蔵する傾向にある
。一例として、アドレス変換装置とキャッシュメモリを
内蔵する場合の主要な動作を述べると、先ずアドレス変
換装置に対して論理アドレスが与えられ、アドレス変換
装置はそれに対応した物理アドレスを出力し、一方、キ
ャッシュメモリの中のタグメモリも物理アドレスを出力
する。アドレス変換装置とキャッシュメモリから出力さ
れた二つの物理アドレスは、比較器に転送されて比較さ
れるというものである。このように、従来の半導体記憶
装置では、アドレス変換装置といくつかのメモリが出力
するデータを他の同一機能ブロックに転送するという処
理が一般的に必要である。マイクロプロセッサの動作周
波数が高まるにつれて、このような処理の高速化がます
ます必要になってきており、従来は、アドレス変換装置
やメモリなどの各機能ブロック自身の高速化によって処
理の高速化を図るという方法を用いていた。

発明が解決しようとする課題 しかしながら、上記の従来例では、アドレス変換装置と
その他のメモリは独立した機能ブロックとみなされ、実
際の構成および配置も別々に分離しており、これらから
出力されたデータを遠方にある同一機能ブロックに転送
する必要がある。このため転送先の機能ブロックが、デ
ータを出力するアドレス変換装置またはタグメモリのど
ちらか一方の近くに配置されていたとしても、少なくと
もアドレス変換装置とタグメモリ間の距離については転
送を行なわねばならず、その転送時間が処理の高速化を
妨げる一因になっていた。

本発明は上記のような従来技術の問題点に鑑み、アドレ
ス変換装置といくつかのメモリから出力されたデータを
他の同一機能ブロックに転送する際に、転送距離を短く
することにより転送時間を短縮するようにした半導体記
憶装置を提供することを目的とする。

課題を解決するための手段 上記目的を達成するために、本発明による半導体記憶装
置は、アドレス変換装置の１エントリが、連想メモリセ
ルアレイと、第１のランダムアクセスメモリセルアレイ
と、第２のランダムアクセスメモリセルアレイと、連想
メモリセルアレイのワード信号を生成する第１のデコー
ド手段と、連想メモリセルアレイのワード信号および比
較結果を用いて第１のランダムアクセスメモリセルアレ
イのワード信号を生成する制御手段と、第２のランダム
アクセスメモリセルアレイのワード信号を生成する第２
のデコード手段とを備えている。

本発明はまた、第２のランダムアクセスメモリセルアレ
イがキャッシュタグメモリセルアレイであり、さらに１
エントリに含まれるランダムアクセスメモリセルアレイ
群のうち少なくとも二つのランダムアクセスメモリセル
アレイがビット線に垂直な方向に平行に配置された構成
を有している。

本発明はまた、第１のアドレス変換装置の１エントリが
、第１の連想メモリセルアレイと、第１のランダムアク
セスメモリセルアレイと、第２のランダムアクセスメモ
リセルアレイと、第１の連想メモリセルアレイのワード
信号を生成する第１のデコード手段と、第１の連想メモ
リセルアレイのワード信号および比較結果を用いて第１
のランダムアクセスメモリセルアレイのワード信号を生
成する第１゜の制御手段とから構成され、第２のアドレ
ス変換装置の１エントリが、第２の連想メモリセルアレ
イと、第３のランダムアクセスメモリセルアレイと、第
４のランダムアクセスメモリセルアレイと、第２の連想
メモリセルアレイのワード信号を生成する第２のデコー
ド手段と、第２の連想メモリセルアレイのワード信号お
よび比較結果を用いて第３のランダムアクセスメモリセ
ルアレイのワード信号を生成する第２の制御手段とから
構成され、これら第１および第２のアドレス変換装置の
１エントリが、第２および第４のランダムアクセスメモ
リセルアレイのワード信号を生成する第３のデコード手
段を中心にビット線が平行になるように左右に配置され
ている。

本発明はまた、第１のアドレス変換装置の１エントリが
、第１の連想メモリセルアレイと、第１のランダムアク
セスメモリセルアレイと、第２のランダムアクセスメモ
リセルアレイと、第２のランダムアクセスメモリセルア
レイのワード信号を生成する第１のデコード手段と、第
１の連想メモリセルアレイのワード信号および比較結果
を用いて第１のランダムアクセスメモリアレイのワード
信号を生成する第１の制御手段とから構成され、第２の
アドレス変換装置の１エントリが、第２の連想メモリセ
ルアレイと、第３のランダムアクセスメモリセルアレイ
と、第４のランダムアクセスメモリセルアレイと、第４
のランダムアクセスメモリセルアレイのワード信号を生
成する第２のデコード手段と、第２の連想メモリセルア
レイのワード信号および比較結果を用いて第３のランダ
ムアクセスメモリアレイのワード信号を生成する第２の
制御手段とから構成され、これら第１および第２のアド
レス変換装置の１エントリが、第１および第２の連想メ
モリセルアレイのワード信号を生成する第３のデコード
手段を中心にビット線が平行になるように左右に配置さ
れている。

本発明はまた、第２および第４のランダムアクセスメモ
リセルアレイがキャッシュタグメモリであり、さらに各
々のアドレス変換装置の１エントリに含まれる２つのラ
ンダムアクセスメモリセルアレイがビット線に垂直な方
向に平行に配置された構成を有している。

作用 上記のような構成を備えた本発明は、アドレス変換装置
の同一エントリ内に分離せずに配置されたいくつかのメ
モリが近接した場所からデータを出力するため、アドレ
ス変換装置とメモリとの間のデータ転送距離が短くなり
、転送時間を短縮しうる効果がある。また、一般に連想
メモリセルがランダムアクセスメモリセルより大きいこ
とから、アレイ状に配置したときにランダムアクセスメ
モリセルアレイ側に不要な空間が生じる問題に対しても
、例えば連想メモリセルのビット線方向の長さの約２倍
の場合には、二つのランダムアクセスメモリセルアレイ
をビット線に垂直な方向に平行に配置することによって
、不要な空間をな《しうるという効果を有する。

実施例 （実施例ｌ） 第１図に本発明の第１の実施例のブロック構成を示す。

第１図において、ｌは連想メモリセルアレイ、２、３は
ランダムアクセスメモリセルアレイ、４、６はデコーダ
、５は制御手段、７、９、１０はワード信号、８は一致
検出線、１１、１２、１３、１４、１５、１６はビット
線、１７、１８はアドレス信号である。

次に第１の実施例の動作について説明する。まず書き込
み動作では、アドレス信号１７を用いてデコーダ４が連
想メモリセルアレイ１のワード信号７を生成し、ビット
線１１には論理アドレスの正転信号が与えられ、ビット
線１２には論理アドレスの反転信号が与えられ、それに
よってｍビットの論理アドレスが連想メモリセルアレイ
１に書き込まれる。次いでワード信号７を用いて、制御
手段５が第１のランダムアクセスメモリセルアレイ２の
ワード信号９を生成する。すなわち、第７図において、
まず制御信号２２をハイにすることによりＰチャネルト
ランジスタ２３をオフにし、制御信号２４をハイにする
。次いでワード線７が選択されると、論理和回路２５お
よび論理積回路２６を経てワード線９が選択される。ビ
ット線１３には物理アドレスの正転信号が与えられ、ビ
ット線１４には物理アドレスの反転信号が与えられ、そ
れによってｍビットの物理アドレスが第１のランダムア
クセスメモリセルアレイ２に書き込まれる。一方デコー
ダ６は、アドレス信号１８を用いてアドレス変換装置の
同一エントリ内に設けられている第２のランダムアクセ
スメモリセルアレイ３のワード信号１０を生成し、ビッ
ト線１５にはデータの正転信号が与えられ、ビット線１
６にはデータの反転信号が与えられ、それによってｍビ
ットのデータが第２のランダムアクセスメモリセルアレ
イ３に書き込まれる。

次に読み出し動作では、アドレス変換装置の連想メモリ
セルアレイ１のビット線１１、１２にそれぞれｍビット
の論理アドレスの正転信号と反転信号が与えられ、連想
メモリセルアレイ１は与えられた論理アドレスと格納さ
れている論理アドレスとを比較し、その比較結果を一致
検出線８に出力する。次いで一致検出線８を用いて、制
御千段５が第１のランダムアクセスメモリセルアレイ２
のワード信号９を生成する。すなわち、まず制御信号２
４をローにし、制御償号２２をローにすることによりＰ
チャネルトランジスタ２３をオンにし、一致検出線８を
プリチャージする。次いで制御信号２２をハイにするこ
とによりＰチャネルトランジスタ２３をオフにし、制御
信号２４をオンにする。その後、比較結果が一致検出線
８に現われ、センスアンプ２７で検出され、論理和回路
２５および論理積回路２６を経てワード線９が選択され
る。それによって第１のランダムアクセスメモリセルア
レイ２からｍビットの物理アドレスがビット線１３、１
４に読み出され出力される。一方デコーダ６は、アドレ
ス信号１８を用いてアドレス変換装置の同一エントリ内
に設けられている第２のランダムアクセスメモリセルア
レイ３のワード信号１ｏを生成し、それによって第２の
ランダムアクセスメモリセルアレイ３からｍビットのデ
ータがビット線１５、１６に読み出され出力される。こ
のとき、第１のランダムアクセスメモリセルアレイ２と
第２のランダムアクセスメモリセルアレイ３は同一のエ
ントリ内に配置されているので、近接した場所からデー
タが出力されることになる。

このように、本実施例の半導体記憶装置では、アドレス
変換装置の同一エントリ内に複数のランダムアクセスメ
モリセルアレイ２および３を配置して、それらから読み
出されたデータの出力間距離を短くするので、データ転
送距離および転送時間の短縮化が図れる。

（実施例２） 第２図に本発明の第２の実施例のブロック構成を示す。

ここでは、第１図に示す第１の実施例と同じ要素には同
じ符号を付してある。第２図において、１は這想メモリ
セルアレイ、２はランダムアクセスメモリセルアレイ、
４、６はデコーダ、５は制御手段、７、９、１０はワー
ド信号、８は一致検出線、１１、１２、１３、１４、１
５、１６はビット線、１７、１８はアドレス信号、１９
は比較器、２０は比較結果出力、２１はタグメモリセル
アレイである。

本実施例が第１の実施例と異なる点は、複数のエントリ
を有し、それらがビット線１１〜１６およびアドレス信
号１７、１８を共通にして接続され、さらにｍビットの
比較器１９を備えている点である。各エントリの構成は
第１の実施例と同じであるが、本実施例ではアドレス変
換装置のエントリ内に配置する第２のランダムアクセス
メモリセルアレイ３に、物理アドレスでアクセスされる
キャッシュメモリのタグメモリセルアレイ２１を用いて
いる。

次に本実施例の動作について説明する。まず書き込み動
作では、アドレス償号ｌ７を用いてデコーダ４が連想メ
モリセルアレイ１のワード信号７を生成し、ビット線１
１には論理アドレスの正転信号が与えられ、ビット線１
２には論理アドレスの反転信号が与えられ、それによっ
てｍビットの論理アドレスが連想メモリセルアレイｌに
書き込まれる。次いでワード信号７を用いて、制御手段
５がランダムアクセスメモリセルアレイ２のワード信号
９を生成し、ビット線１３には物理アドレスの正転信号
が与えられ、ビット線１４には物理アドレスの反転信号
が与えられ、それによってｍビットの物理アドレスがラ
ンダムアクセスメモリセルアレイ２に書き込まれる。一
方デコーダ６は、アドレス信号１８を用いてアドレス変
換装置の同一エントリ内に設けられているタグメモリセ
ルアレイ２１のワード信号１０を生成し、ビット線１５
には物理アドレスの正転信号が与えられ、ビット線１６
には物理アドレスの反転信号が与えられ、それによって
ｍビットの物理アドレスがタグメモリセルアレイ２１に
書き込まれる。

次に読み出し動作では、アドレス変換装置の連想メモリ
セルアレイ１のビット線１１、１２にそれぞれｍビット
の論理アドレスの正転信号と反転信号が与えられ、連想
メモリセルアレイ１は与えられた論理アドレスと格納さ
れている論理アドレスとを比較し、その比較結果を一致
検出線８に出力する。次いで一致検出線８を用いて、制
御手段５がランダムアクセスメモリセルアレイ２のワー
ド信号９を生成し、それによってランダムアクセスメモ
リセルアレイ２からｍビットの物理アドレスがビット線
１３、１４に読み出され出力される。一方デコーダ６は
アドレス信号１８を用いてアドレス変換装置の同一エン
トリ内に設けられているタグメモリセルアレイ２１のワ
ード信号１０を生成し、それによってタグメモリセルア
レイ２１からｍビットの物理アドレスがビット線１５、
１６に読み出され出力される。ランダムアクセスメモリ
セルアレイ２とタグメモリセルアレイ２１から読み出さ
れた物理アドレスはそれぞれ比較器１９に入力され、両
物理アドレスは比較され、比較結果が出力２０に得られ
る。

このように本実施例では、同一の機能ブロックである比
較器１９にデータを転送する場合に、近接した場所から
データが出力されるため、転送先の機能ブロックを本実
施例の半導体記憶装置の近くに配置しておけばデータ転
送距離を非常に短くすることが可能であり、転送時間の
短縮化が図れる。

なお、この第２の実施例ではアドレス変換装置のエント
リ数とアドレス変換装置内に配置されるタグメモリセル
アレイ２１のエントリ数が同じ場合を扱ったが、両者の
エントリ数が異なっている場合でも部分的に第２の実施
例の構成を適用することができる。

また、一般に連想メモリセルがランダムアクセスメモリ
セルより大きいことから、すなわち連想メモリセルのト
ランジスタ数がランダムアクセスメモリセルのトランジ
スタ数より多いため、アレイ状に配置したときにランダ
ムアクセスメモリセルアレイ側に不要な空間が生じる問
題に対しても、例えば上記実施例に示したように、連想
メモリセルのビット線方向の長さがランダムアクセスメ
モリセルアレイのビット線方向の長さの約２倍の場合に
は、二つのランダムアクセスメモリセルアレイをビット
線に垂直な方向に平行に配置することによって、不要な
空間をなくしうるという効果を有する。

参考として、第８図に連想メモリセル１の回路図例を、
第９図にランダムアクセスメモリセル２の回路図例を示
す。第８図および第９図において、２８はＮチャネルＭ
ＯＳトランジスタ、２９はＰチャネルＭＯＳ｝ランジス
タである。このように連想メモリセル１およびランダム
アクセスメモリセル２は、各セルを構成するトランジス
タ数が異なる。

（実施例３） 第３図に本発明の第３の実施例のブロック構成を示す。

ここでも、第１図に示す第１の実施例と同様な要素には
同様な符号を付してある。第３図において、１は連想メ
モリセルアレイ、２，３はランダムアクセスメモリセル
アレイ、４．６はデコーダ、５は制御手段、７，９．１
０はワード信号、８は一致検出線、１１，１２，１３，
１４，１５．１６はビット線、１７．１８はアドレス信
号である。

本実施例が第１の実施例と異なる点は、第１のランダム
アクセスメモリセルアレイ２のビット数と第２のランダ
ムアクセスメモリセルアレイ３のビット数が異なる点で
ある。第１のランダムアクセスメモリセルアレイ２のビ
ット数はｍビット、第２のランダムアクセスメモリセル
アレイ３のビット数はｋビットで、かつ（１＞ｋとなっ
ている。

次に本実施例の動作について説明する。まず書き込み動
作では、アドレス信号１７を用いてデコーダ４が連想メ
モリセルアレイ１のワード信号７を生成し、ビット線１
１には論理アドレスの正転信号が与えられ、ビット線１
２には論理アドレスの反転信号が与えられ、それによっ
てｍビットの論理アドレスが連想メモリセルアレイ１に
書き込まれる。次いでワード信号７を用いて、制御手段
５が第１のランダムアクセスメモリセルアレイ２のワー
ド信号９を生成し、ビット線１３には物理アドレスの正
転信号が与えられ、ビット線１４には物理アドレスの反
転信号が与えられ、それによってｍビットの物理アドレ
スが第１のランダムアクセスメモリセルアレイ２に書き
込まれる。一方デコーダ６は、アドレス信号１８を用い
てアドレス変換装置の同一エントリ内に設けられている
第２のランダムアクセスメモリセルアレイ３のワード信
号１０を生成し、ビット線１５にはデータの正転信号が
与えられ、ビット線１６にはデータの反転信号が与えら
れ、それによってｋビットのデータが第２のランダムア
クセスメモリセルアレイ３に書き込まれる。

次に読み出し動作では、アドレス変換装置の連想メモリ
セルアレイ１のビット線１１．１２にそれぞれｍビット
の論理アドレスの正転信号と反転信号が与えられ、這想
メモリセルアレイｌは与えられた論理アドレスと格納さ
れている論理アドレスとを比較し、その比較結果を一致
検出線８に出力する。次いで一致検出線８を用いて、制
御手段５が第１のランダムアクセスメモリセルアレイ２
のワード信号９を生成し、それによって第１のランダム
アクセスメモリセルアレイ２がらｍビットの物理アドレ
スがビット線１３．１４に読み出され出力される。一方
デコーダ６は、アドレス信号１８を用いてアドレス変換
装置の同一エントリ内に設けられている第２のランダム
アクセスメモリセルアレイ３のワード信号１ｏを生成し
、それによって第２のランダムアクセスメモリセルアレ
イ３からｋビットのデータがビット線１５．１６に読み
出され出力される。このとき、第１のランダムアクセス
メモリセルアレイ２と第２のランダムアクセスメモリセ
ルアレイ３は同一のエントリ内に配置されているので、
近接した場所からデータか出力されることになる。

このように、本実施例の半導体記憶装置では、アドレス
変換装置の同一エントリ内に複数のランダムアクセスメ
モリセルアレイ２および３を配置して、それらから読み
出されたデータの出カ間距離を短くするので、データ転
送距離および転送時間の短縮化か図れる。

なお第１のランダムアクセスメモリセルアレイ２のビッ
ト数ｍと第２のランダムアクセスメモリセルアレイ３の
ビット数ｋの関係は、本実施例ではｍ＞ｋであったが、
ｍ＜ｋであってもよい。このため、第２のランダムアク
セスメモリセルアレイ３にはキャッシュタグメモリ以外
の一般のメモリを用いることもできる。また、ｍ＝ｋの
場合は実施例１と同様になる。

（実施例４） 第４図に本発明の第４の実施例のブロック構成を示す。

ここでも、第１の実施例と同様な要素には同様な符号を
付してある。第４図において、１は連想メモリセルアレ
イ、２．３ａ．３ｂはランダムアクセスメモリセルアレ
イ、４．６ａ，６ｂはデコーダ、５は制御手段、７．９
．１０ａ，ＩＱｂはワード信号、８は一致検出線、１１
，１２．１３．１４．３０．３１．３２．３３はビット
線、１７，１８ａ，１８ｂはアドレス信号である。

本実施例が第１の実施例と異なる点は、複数のエントリ
を有し、それらがビット線１１．１２．１３．１４，３
０．３１．３２．３３およびアドレス信号１７．１８ａ
，１８ｂを共通にして接続されており、各エントリの構
成は第１の実施例と同じであるが、本実施例ではアドレ
ス変化装置のエントリ内に配置する第２のランダムアク
セスメモリセルアレイとして２種類のランダムアクセス
メモリセルアレイ３ａと３ｂを用いており、３ａと３ｂ
がアドレス変換装置の１エントリごとに交互に配置され
ている点である。

次に本実施例の動作について説明する。まず書き込み動
作では、アドレス信号１７を用いてデコーダ４が連想メ
モリセルアレイ１のワード信号７を生成し、ビット線１
１には論理アドレスの正転信号が与えられ、ビット線１
２には論理アドレスの反転信号が与えられ、それによっ
てｍビットの論理アドレスが連想メモリセルアレイ１に
書き込まれる。次いでワード信号７を用いて、制御手段
５がランダムアクセスメモリセルアレイ２のワード信号
９を生成し、ビット線１３には物理アドレスの正転信号
が与えられ、ビット線１４には物理アドレスの反転信号
が与えられ、それによってｍビットの物理アドレスがラ
ンダムアクセスメモリセルアレイ２に書き込まれる。一
方デコーダ６ａは、アドレス信号１８ａを用いてアドレ
ス変換装置の同一エントリ内に設けられているランダム
アクセスメモリセルアレイ３ａのワード信号１０ａを生
成し、ビット線３ｏにはデータの正転信号が与えられ、
ビット線３１にはデータの反転信号が与えられ、それに
よってｍビットのデータがランダムアクセスメモリセル
アレイ３ａに書き込まれる。さらにデコーダ６ｂは、ア
ドレス信号ｌ８ｂを用いてアドレス変換装置の同一エン
トリ内に設けられているランダムアクセスメモリセルア
レイ３ｂのワード信号１０ｂを生成し、ビット線３２に
はデータの正転信号が与えられ、ビット線３３にはデー
タの反転信号が与えられ、それによってｍビットのデー
タがランダムアクセスメモリセルアレイ３ｂに書き込ま
れる。

次に読み出し動作では、アトレス変換装置の力想メモリ
セルアレイ１のビット線１１．１２にくれそれｍビット
の論理アドレスの正転信号と反表信号が与えられ、連想
メモリセルアレイｌは与λられた論理アドレスと格納さ
れている論理アドしスとを比較し、その比較結果を一致
検出線８に汁力する。次いで一致検出線８を用いて、制
御手名５がランダムアクセスメモリセルアレイ２のワー
ド信号９を生成し、それによってランダムアクセスメモ
リセルアレイ２からｍビットの物理アド糾スかビット線
１３．１４に読み出され出力される。一方デコーダ６ａ
はアドレス信号１８ａを用いてアドレス変換装置の同一
エントリ内に設けられているランダムアクセスメモリセ
ルアレイ３ａのワード信号１０ａを生成し、それによっ
てランダムアクセスメモリセルアレイ３ａからｍビット
のデータがビット線３０．３１に読み出され出力される
。さらにデコーダ６ｂはアドレス信号ｌ８ｂを用いてア
ドレス変換装置の同一エントリ内に設けられているラン
ダムアクセスメモリセルアレイ３ｂのワード信号１０ｂ
を生成し、それによってランダムアクセスメモリセルア
レイ３ｂからｍビットのデータがビット線３２．３３に
読み出され出力される。

このように本実施例では、同一のエントリ内に複数のラ
ンダムアクセスメモリセルアレイが配置されており、近
接した場所からデータが出力されるため、データ転送距
離を非常に短くすることが可能であり、転送時間の短縮
化が図れる。特に、本実施例では２種類の第２のランダ
ムアクセスメモリセルアレイ３ａと３ｂを、アドレス変
換装置の各エントリごとに交互に配置しており、例えば
一方の第２のランダムアクセスメモリセルアレイをキャ
ッシュタグメモリ、他方の第２のランダムアクセスメモ
リセルアレイをキャッシュデータメモリとして用いるこ
となども可能である。

（実施例５） 第５図に本発明の第５の実施例のブロック構成を示す。

この実施例においても、第１の実施例と同様な要素には
同様な符号を付してある。第５図において、■は連想メ
モリセルアレイ、２．３はランダムアクセスメモリセル
アレイ、４．６はデコーダ、５は制御手段、？．９．１
０はワード線、８は一致検出線、１１，１２．１３，１
４．１５，１６，３４，３５．３６．３７．３８．３９
はビット線、１７．１８はアドレス信号である。

次に本実施例の動作について説明する。まず書き込み動
作では、アドレス信号１７−１．１７−２を用いてデコ
ーダ４−１．４−２が連想メモリセルアレイ１−１．１
−２のワード信号７−１．７−２を生成し、ビット線１
１．３４には論理アドレスの正転信号が与えられ、ビッ
ト線１２，３５には論理アドレスの反転信号が与えられ
、それによってｍビットの論理アドレスが連想メモリセ
ルアレイ１−１に、ｎビットの論理アドレスが連想メモ
リセルアレイ１−２に書き込まれる。ワード信号７−１
．７−２を用いて、制御手段５−１．５−２が、ランダ
ムアクセスメモリセルアレイ２−１．２−２のワード信
号９−１．９−２を生成し、ビット線１３．３６には物
理アドレスの正転信号が与えられ、ビット線１４．３７
には物理アドレスの反転信号が与えられ、それによって
ｍビットの物理アドレスがランダムアクセスメモリセル
アレイ２−１に、ｎビットの物理アドレスがランダムア
クセスメモリセルアレイ２−２に書き込まれる。

一方デコーダ６は、アドレス信号１８を用いてアドレス
変換装置の同一エンドリ内に設けられているランダムア
クセスメモリセルアレイ３−１，３−２のワード信号１
０−１．１０−２を生成し、ビット線１５．３８にはデ
ータの正転信号が与えられ、ビット線１６．３９にはデ
ータの反転信号が与えられ、それによってｍビットのデ
ータがランダムアクセスメモリセルアレイ３−１に、ｎ
ビットのデータがランダムアクセスメモリセルアレイ３
−２に書き込まれる。

次に読み出し動作では、連想メモリセルアレイ１−１の
ビット線１１．１２にそれぞれｍビットの論理アドレス
の正転信号と反転信号が与えられ、連想メモリセルアレ
イ１−２のビット線３４．３５にそれぞれｎビットの論
理アドレスの正転信号と反転信号が与えられ、連想メモ
リセルアレイ１−１．１−２は与えられた論理アドレス
と格納されている論理アドレスとを比較し、その比較結
果を一致検出線８−１．８−２に出力する。

一致検出線８−１．８−２を用いて制御手段５１．５−
２が、ランダムアクセスメモリセルアレイ２−１．２−
２のワード信号９−１．９−２を生成し、それによって
ランダムアクセスメモリセルアレイ２−１からｍビット
の物理アドレスがビット線１３．１４に読み出され、ラ
ンダムアクセスメモリセルアレイ２−２からｎビットの
物理アドレスがビット線３６．３７に読み出され出力さ
れる。

一方デコーダ６はアドレス信号１８を用いてアドレス変
換装置の同一エントリ内に設けられているランダムアク
セスメモリセルアレイ３−１．３＝２のワード信号１０
−１．１０−２を生成し、それによってランダムアクセ
スメモリセルアレイ３−１からｍビットのデータがビッ
ト線１５，ｌ６に読み出され、ランダムアクセスメモリ
セルアレイ３−２からｎビットのデータがビット線３８
．３９に読み出され出力される。このとき、ランダムア
クセスメモリセルアレイ２−１と３−１、２−２と３−
２は同一のエントリ内に配置されているので、近接した
場所からデータが出力されることになる。

こうして本実施例の半導体記憶装置では、アドレス変換
装置の同一エントリ内に複数のランダムアクセスメモリ
セルアレイを配置して、それらから読み出されたデータ
の出力間距離を短くするのでデータ転送距離および転送
時間の短縮化が図れる。また、一般的に多く用いられて
いる中央にデコーダがあり、その両側にメモリセルアレ
イを配置したランダムアクセスメモリを使用できる効果
もある。

なお第１のアドレス変換装置と第２のアドレス変換装置
の動作タイミングは同じでも、異なってもよい。さらに
アドレスとデータのビット数はｍ＞ｎ．ｍ＝ｎ．ｍａｎ
のどれでもよい。

（実施ｆＸＡ１６） 第６図に本発明の第６の実施例のブロック構成を示す。

上記第５の実施例と同様な，要素には同じ符号を付して
ある。第６図において、１は連想メモリセルアレイ、２
．３はランダムアクセスメモリセルアレイ、４，６はデ
コーダ、５は制御手段、？．９．１０はワード線、８は
一致検出線、１１．１２，１３．１４．１５．１６，３
４．３５，３６，３７，３８．３９はビット線、１７，
１８はアドレス信号である。

次に本実施例の動作について説明する。まず書き込み動
作では、アドレス信号１７を用いてデコーダ４が連想メ
モリセルアレイ１−１．１−２のワード信号７−１．７
−２を生成し、ビット線１１．３４には論理アドレスの
正転信号が与えられ、ビット線１２．３５には論理アド
レスの反転信号が与えられ、それによってｍビットの論
理アドレスが連想メモリセルアレイ１−１に、ｎビット
の論理アドレスが連想メモリセルアレイ１−２に書き込
まれる。ワード信号７−１．７−２を用いて、制御手段
５−１．５−２が、ランダムアクセスメモリセルアレイ
２−１．２−２のワード信号９−１．９−２を生成し、
ビット線１３．３６には物理アドレスの正転信号が与え
られ、ビット線１４．３７には物理アドレスの反転信号
が与えられ、それによってｍビットの物理アドレスがラ
ンダムアクセスメモリセルアレイ２−１に、ｎビットの
物理アドレスがランダムアクセスメモリセルアレイ２−
２に書き込まれる。

一方デコーダ６−１．６−２は、アドレス信号１８−１
．１８−２を用いてアドレス変換装置の同一エントリ内
に設けられているランダムアクセスメモリセルアレイ３
−１．３−２のワード信号１０−１．１０−２を生成し
、ビット線１５．３８にはデータの正転信号が与えられ
、ビット線ｌ６，３９にはデータの反転信号が与えられ
、それによってｍビットのデータがランダムアクセスメ
モリセルアレイ３−１に、ｎビットのデータがランダム
アクセスメモリセルアレイ３−２に書き込まれる。

次に読み出し動作では、連想メモリセルアレイ１−１の
ビット線１１．１２にそれぞれｍビットの論理アドレス
の正転信号と反転信号が与えられ、連想メモリセルアレ
イ１−２のビット線３４，３５にそれぞれｎビットの論
理アドレスの正転信号と反転信号が与えられ、連想メモ
リセルアレイ１−１．１−２は与えられた論理アドレス
と格納されている論理アドレスとを比較し、その比較結
果を一致検出線８−１．８−２に出力する。

一致検出線８−１．８−２を用いて制都千段５−１．６
−２が、ランダムアクセスメモリセルアレイ２−１．２
−２のワード信号９−１．９−２を生成し、それによっ
てランダムアクセスメモリセルアレイ２−１からｍビッ
トの物理アドレスがビット線１３．１４に読み出され、
ランダムアクセスメモリセルアレイ２−２からｎビット
の物理アドレスがビット線３６．３７に読み出され出力
される。

一方デコーダ６−１．６−２はアドレス信号１ｇ−１．
１８−２を用いてアドレス変換装置の同一エントリ内に
設けられているランダムアクセスメモリセルアレイ３−
１．３−２のワード信号１０−１．１０−２を生成し、
それによってランダムアクセスメモリセルアレイ３−１
からｍビットのデータがビット線１５．１６に読み出さ
れ、ランダムアクセスメモリセルアレイ３−２からｎビ
ットのデータがビット線３８．３９に読み出され出力さ
れる。このとき、ランダムアクセスメモリセルアレイ２
−１と３−１，２−２と３−２は同一のエントリ内に配
置されているので、近接した場所からデータが出力され
ることになる。

こうして本実施例の半導体記憶装置では、アドレス変換
装置の同一エントリ内に複数のランダムアクセスメモリ
セルアレイを配置して、それらから読み出されたデータ
の出力間距離を短くするのでデータ転送距離および転送
時間の短縮化が図れる。また、一般的に多《用いられて
いる中央にデコーダがあり、その両側にメモリセルアレ
イを配置した連想メモリを使用できる効果もある。

なお第１のアドレス変換装置と第２のアドレス変換装置
の動作タイミングは同じでも、異なってもよい。さらに
アドレスとデータのビット数はｍ＞ｎ．ｍ＝ｎ，ｍ＜ｎ
のどれでもよい。

発明の効果 以上の説明から明らかなように、本発明はアドレス変換
装置の同一エントリ内にいくつかのメモリを含む構成と
なっており、これらは分離せずに配置されており、近接
した場所からデータを出力するため、アドレス変換装置
とメモリとの間のデータ転送距離が短くなり、転送時間
を短縮しうるという効果を有する。また、連想メモリセ
ルとランダムアクセスメモリセルとをアレイ状に配置し
たときにランダムアクセスメモリセルアレイ側に生じる
不要な空間も、少なくとも二つのランダムアクセスメモ
リセルアレイをビット線に垂直な方向に平行に配置する
ことによりなくすことができ、集積密度を高めることが
できる。このように本発明によれば高速化および高集積
化が実現でき、実用上の効果は大なるものがある。

本発明はまた、二つのアドレス変換装置をデコーダを中
心に左右に配置しており、この場合一般的に多く用いら
れている中央にデコーダがあり、その両側にメモリセル
アレイを配置したランダムアクセスメモリや中央にデコ
ーダがあり、その両側に連想メモリセルアレイを配置し
た連想メモリを使用できる効果がある。左右２つのアド
レス変換装置は独立に動作させることもでき、その場合
二つのアドレス変換装置の動作タイミングを異ならせる
こともできる。さらにアドレスとデータのビット数はｍ
　＞　ｎ　ｓ　ｍ　＝ｎ　Ｎ　ｍ　＜　ｎの場合のいづ
れでも適用でき、実用上の効果は大なるものがある。

【図面の簡単な説明】

第１図は本発明の第１の実施例における半導体記憶装置
の概略ブロック構成図、第２図は本発明の第２の実施例
における半導体記憶装置の概略ブロック構成図、第３図
は本発明の第３の実施例における半導体記憶装置の概略
ブロック構成図、第４図は本発明の第４の実施例におけ
る半導体記憶装置の概略ブロック構成図、第５図は本発
明の第５の実施例における半導体記憶装置の概略ブロッ
ク構成図、第６図は本発明の第６の実施例における半導
体記憶装置の概略ブロック構成図、第７図は本発明の実
施例における制御手段の回路図、第８図は本発明の実施
例における連想メモリセルの回路図、第９図は本発明の
実施例におけるランダムアクセスメモリセルの回路図で
ある。 １・・・連想メモリセルアレイ、２．３．３ａ．３ｂ・
・・ランダムアクセスメモリセルアレイ、４，６．　６
ａ，５ｂ・・・デコーダ、５・・・制御手段、７，９．
１０．１０ａ．１０ｂ・・・ワード信号、８・・・一致
検出線、１１，１２．１３．１４．１５．１６，３０，
３１．３２．３３．３４．３５．３６．３７．３８．３
９・・・ビット線、１７．１８．１８ａ，１８ｂ・・・
アドレス信号、１９・・・比較器、２０・・・比較結果
出力、２１・・・タグメモリセルアレイ、２２．２４・
・・制御信号、２３・・・ＰチャネルＭＯＳトランジス
タ、２５・・・論理和回路、２６・・・論理積回路、２
７・・・センスアンプ、２８・・・ＮチャネルＭＯＳト
ランジスタ、２９・・・ＰチャネルＭＯＳトランジスタ
。

Claims (9)

【特許請求の範囲】
1. （１）アドレス変換装置の１エントリが、少なくとも、
   ｍビットの論理アドレスを格納し比較する連想メモリセ
   ルアレイと、ｍビットの物理アドレスを格納する第１の
   ランダムアクセスメモリセルアレイと、ｍビットの第２
   のランダムアクセスメモリアレイと、前記連想メモリセ
   ルアレイのワード信号を生成する第１のデコード手段と
   、前記連想メモリセルアレイのワード信号および比較結
   果を用いて前記第１のランダムアクセスメモリセルアレ
   イのワード信号を生成する制御手段と、前記第２のラン
   ダムアクセスメモリセルアレイのワード信号を生成する
   第２のデコード手段とを備えた半導体記憶装置。
2. （２）複数のエントリを有する請求項（１）記載の半導
   体記憶装置。
3. （３）第２のランダムアクセスメモリセルアレイがキャ
   ッシュタグメモリである請求項（１）または（２）記載
   の半導体記憶装置。
4. （４）１エントリに含まれるランダムアクセスメモリセ
   ルアレイ群のうち少なくとも二つのランダムアクセスメ
   モリセルアレイがビット線に垂直な方向に平行に配置さ
   れている請求項（１）から（３）のいずれかに記載の半
   導体記憶装置。
5. （５）第１のアドレス変換装置の１エントリが、ｍビッ
   トの論理アドレスを格納し比較する第１の連想メモリセ
   ルアレイと、ｍビットの物理アドレスを格納する第１の
   ランダムアクセスメモリセルアレイと、ｍビットの第２
   のランダムアクセスメモリセルアレイと、前記第１の連
   想メモリセルアレイのワード信号を生成する第１のデコ
   ード手段と、前記第１の連想メモリセルアレイのワード
   信号および比較結果を用いて前記第１のランダムアクセ
   スメモリセルアレイのワード信号を生成する第１の制御
   手段とを備え、 第２のアドレス変換装置の１エントリが、ｎビットの論
   理アドレスを格納し比較する第２の連想メモリセルアレ
   イと、ｎビットの物理アドレスを格納する第３のランダ
   ムアクセスメモリセルアレイと、ｎビットの第４のラン
   ダムアクセスメモリセルアレイと、前記第２の連想メモ
   リセルアレイのワード信号を生成する第２のデコード手
   段と、前記第２の連想メモリセルアレイのワード信号お
   よび比較結果を用いて前記第３のランダムアクセスメモ
   リセルアレイのワード信号を生成する第２の制御手段と
   を備え、 前記第１および第２のアドレス変換装置の１エントリが
   、第３のデコード手段を中心にビット線が平行になるよ
   うに左右に配置され、前記第２および第４のランダムア
   クセスメモリセルアレイのワード信号を前記第３のデコ
   ード手段によって生成することを特徴とする半導体記憶
   装置。
6. （６）第１のアドレス変換装置の１エントリが、ｍビッ
   トの論理アドレスを格納し比較する第１の連想メモリセ
   ルアレイと、ｍビットの物理アドレスを格納する第１の
   ランダムアクセスメモリセルアレイと、ｍビットの第２
   のランダムアクセスメモリセルアレイと、前記第２のラ
   ンダムアクセスメモリセルアレイのワード信号を生成す
   る第１のデコード手段と、第１の制御手段とを備え、第
   ２のアドレス変換装置の１エントリが、ｎビットの論理
   アドレスを格納し比較する第２の連想メモリセルアレイ
   と、ｎビットの物理アドレスを格納する第３のランダム
   アクセスメモリセルアレイと、ｎビットの第４のランダ
   ムアクセスメモリセルアレイと、前記第４のランダムア
   クセスメモリセルアレイのワード信号を生成する第２の
   デコード手段と、第２の制御手段とを備え、 前記第１および第２のアドレス変換装置の１エントリが
   第３のデコード手段を中心にビット線が平行になるよう
   に左右に配置され、前記第１および第２の連想メモリセ
   ルアレイのワード信号が前記第３のデコード手段によっ
   て生成され、前記第１の制御手段は前記第１の連想メモ
   リセルアレイのワード信号および比較結果を用いて前記
   第１のランダムアクセスメモリアレイのワード信号を生
   成し、前記第２の制御手段は前記第２の連想メモリセル
   アレイのワード信号および比較結果を用いて前記第３の
   ランダムアクセスメモリアレイのワード信号を生成する
   ことを特徴とする半導体記憶装置。
7. （７）複数のエントリを有する請求項（５）または（６
   ）記載の半導体記憶装置。
8. （８）第２および第４のランダムアクセスメモリセルア
   レイがキャッシュタグメモリである請求項（５）から（
   ７）のいずれかに記載の半導体記憶装置。
9. （９）第１および第２のランダムアクセスメモリセルア
   レイがビット線に垂直な方向に平行に配置され、かつ第
   ３および第４のランダムアクセスメモリセルアレイがビ
   ット線に垂直な方向に平行に配置されている請求項（５
   ）から（８）のいずれかに記載の半導体記憶装置。