JPH06105774B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH06105774B2 JPH06105774B2 JP62288512A JP28851287A JPH06105774B2 JP H06105774 B2 JPH06105774 B2 JP H06105774B2 JP 62288512 A JP62288512 A JP 62288512A JP 28851287 A JP28851287 A JP 28851287A JP H06105774 B2 JPH06105774 B2 JP H06105774B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Description
【発明の詳細な説明】 〔概要〕 α線など放射線に依るソフト・エラーに対する耐性を向
上することができる構造をもった半導体記憶装置の改良
に関し、 電荷阻止層の構成に極めて簡単な改変を施すことに依
り、ソース領域及びドレイン領域など不純物拡散領域の
直下に於いても、チャネル領域の直下に於いても、放射
線に起因する電荷を有効に阻止、或いは、収集すること
ができるようにしてソフト・エラーを抑制することを目
的とし、 一導電型半導体基板に於ける活性領域にチャネル領域を
介して対向して形成された反対導電型ソース領域及び反
対導電型ドレイン領域と、前記半導体基板と同導電型で
且つ不純物濃度がそれよりも高く、しかも、前記チャネ
ル領域表面近傍及び前記ソース領域或いはドレイン領域
の底面それぞれから略等しい距離を保つよう曲成された
表面をもって形成された電荷阻止層とを備えるメモリ・
セルが含まれてなるように、また、一導電型半導体基板
に於ける活性領域にゲート電極を形成する工程と、次い
で、全面に前記半導体基板と同導電型の不純物を濃度が
それよりも高くなるように且つソース領域或いはドレイ
ン領域を形成する場合に比較して高い加速エネルギをも
って打ち込んで前記チャネル領域表面近傍及び前記ソー
ス領域或いはドレイン領域の底面それぞれから略等しい
距離を保って曲成された表面をもつ一導電型電荷阻止層
を形成する工程とが含まれてなるよう構成する。
上することができる構造をもった半導体記憶装置の改良
に関し、 電荷阻止層の構成に極めて簡単な改変を施すことに依
り、ソース領域及びドレイン領域など不純物拡散領域の
直下に於いても、チャネル領域の直下に於いても、放射
線に起因する電荷を有効に阻止、或いは、収集すること
ができるようにしてソフト・エラーを抑制することを目
的とし、 一導電型半導体基板に於ける活性領域にチャネル領域を
介して対向して形成された反対導電型ソース領域及び反
対導電型ドレイン領域と、前記半導体基板と同導電型で
且つ不純物濃度がそれよりも高く、しかも、前記チャネ
ル領域表面近傍及び前記ソース領域或いはドレイン領域
の底面それぞれから略等しい距離を保つよう曲成された
表面をもって形成された電荷阻止層とを備えるメモリ・
セルが含まれてなるように、また、一導電型半導体基板
に於ける活性領域にゲート電極を形成する工程と、次い
で、全面に前記半導体基板と同導電型の不純物を濃度が
それよりも高くなるように且つソース領域或いはドレイ
ン領域を形成する場合に比較して高い加速エネルギをも
って打ち込んで前記チャネル領域表面近傍及び前記ソー
ス領域或いはドレイン領域の底面それぞれから略等しい
距離を保って曲成された表面をもつ一導電型電荷阻止層
を形成する工程とが含まれてなるよう構成する。
本発明は、α線など放射線に依るソフト・エラーに対す
る耐性を向上することができる構造をもった半導体記憶
装置の改良に関する。
る耐性を向上することができる構造をもった半導体記憶
装置の改良に関する。
現在、ダイナミック・ランダム・アクセス・メモリ（dy
namic random access memory:DRAM）は依然として高集
積化を指向している為、メモリ・セルの平面的な面積の
縮小化が要求されていて、その結果、当然のことながら
メモリ・キャパシタのそれも小さくされる傾向にある。
namic random access memory:DRAM）は依然として高集
積化を指向している為、メモリ・セルの平面的な面積の
縮小化が要求されていて、その結果、当然のことながら
メモリ・キャパシタのそれも小さくされる傾向にある。
従って、そのままでは、キャパシティは小さくなって放
射線に依るソフト・エラーに対する耐性は低下してしま
うので、それに対する種々の提案がなされ、例えば、シ
リコン半導体基板に於ける不純物濃度を高めたり、活性
領域の下側を一導電型、例えば、p+型の不純物拡散領域
で覆うなどして放射線に起因する電子がメモリ・キャパ
シタの蓄積電極がコンタクトするn+型拡散領域、例え
ば、n+型ドレイン領域に収集されるのを阻止する構成に
することが考えられている。
射線に依るソフト・エラーに対する耐性は低下してしま
うので、それに対する種々の提案がなされ、例えば、シ
リコン半導体基板に於ける不純物濃度を高めたり、活性
領域の下側を一導電型、例えば、p+型の不純物拡散領域
で覆うなどして放射線に起因する電子がメモリ・キャパ
シタの蓄積電極がコンタクトするn+型拡散領域、例え
ば、n+型ドレイン領域に収集されるのを阻止する構成に
することが考えられている。
第８図及び第９図はそのような半導体記憶装置を製造す
る場合について解説する為のもので、該半導体記憶装置
の工程要所に於ける要部切断側面図を表し、以下、これ
等の図を参照しつつ説明する。
る場合について解説する為のもので、該半導体記憶装置
の工程要所に於ける要部切断側面図を表し、以下、これ
等の図を参照しつつ説明する。
第８図参照 （１）窒化シリコン膜などを耐酸化性マスクとする選択
的熱酸化法を適用することに依り、ｐ型シリコン半導体
基板１に二酸化シリコンからなるフィールド絶縁膜２を
形成する。
的熱酸化法を適用することに依り、ｐ型シリコン半導体
基板１に二酸化シリコンからなるフィールド絶縁膜２を
形成する。
（２）耐酸化性マスクとして用いた窒化シリコン膜など
を除去し、シリコン半導体基板１の表面、即ち、活性領
域の表面を露出させる。
を除去し、シリコン半導体基板１の表面、即ち、活性領
域の表面を露出させる。
（３）イオン注入法を適用することに依り、活性領域下
方にp+型電荷阻止層３を形成する。
方にp+型電荷阻止層３を形成する。
第９図参照 （４）熱酸化法を適用することに依り、活性領域表面に
二酸化シリコンからなるゲート絶縁膜４を形成する。
二酸化シリコンからなるゲート絶縁膜４を形成する。
（５）化学気相成長（chemical vapor deposition:CV
D）法を適用することに依り、多結晶シリコン膜を成長
させる。
D）法を適用することに依り、多結晶シリコン膜を成長
させる。
（６）通常のフォト・リソグラフィ技術を適用すること
に依り、前記多結晶シリコン膜のパターニングを行い、
ゲート電極（ワー線）５などを形成する。
に依り、前記多結晶シリコン膜のパターニングを行い、
ゲート電極（ワー線）５などを形成する。
（７）イオン注入法を適用することに依り、ゲート電極
５をマスクとしてAsイオンなどの打ち込みを行い、n+型
ソース領域６及びn+型ドレイン領域７を形成する。
５をマスクとしてAsイオンなどの打ち込みを行い、n+型
ソース領域６及びn+型ドレイン領域７を形成する。
（８）この後、通常の技法を適用することに依り、n+型
ドレイン領域７にコンタクトするスタックト・キャパシ
タからなるメモリ・キャパシタやn+型ソース領域６にコ
ンタクトするビット線などを形成して完成する。
ドレイン領域７にコンタクトするスタックト・キャパシ
タからなるメモリ・キャパシタやn+型ソース領域６にコ
ンタクトするビット線などを形成して完成する。
このようにして得られた半導体記憶装置に於いては、例
えば、α線などの放射線がシリコン半導体基板１中を貫
通し、その道程に沿って電子・正孔対が発生した場合に
は、少なくとも、p+型電荷阻止層３よりも下側に発生し
た電子がn+型ドレイン領域７などに収集されることはな
くなり、従って、ソフト・エラーが発生する確率は低下
するものである。
えば、α線などの放射線がシリコン半導体基板１中を貫
通し、その道程に沿って電子・正孔対が発生した場合に
は、少なくとも、p+型電荷阻止層３よりも下側に発生し
た電子がn+型ドレイン領域７などに収集されることはな
くなり、従って、ソフト・エラーが発生する確率は低下
するものである。
前記したスタックト・キャパシタ形式のメモリ・セルに
於いては、そのn+型ソース領域６及びn+型ドレイン領域
７の深さは標準的なもので約0.2〔μｍ〕程度であり、
チャネル領域に生成される反転層に比較すると、著しく
深い位置にまで達している。そして、これが原因となっ
て、前記したp+型電荷阻止層３を形成したことに依る利
点が然程でもない結果に終わっている。
於いては、そのn+型ソース領域６及びn+型ドレイン領域
７の深さは標準的なもので約0.2〔μｍ〕程度であり、
チャネル領域に生成される反転層に比較すると、著しく
深い位置にまで達している。そして、これが原因となっ
て、前記したp+型電荷阻止層３を形成したことに依る利
点が然程でもない結果に終わっている。
第10図及び第11図は従来のp+型電荷阻止層３の機能が充
分でないことの理由を説明する為の不純物濃度プロファ
イルであって、第10図はソース領域６及びドレイン領域
７直下のそれを、また、第11図はゲート電極直下のそれ
を表し、何れに於いても、横軸にシリコン半導体基板１
の表面からの深さを、また、縦軸には不純物濃度をそれ
ぞれ採ってある。
分でないことの理由を説明する為の不純物濃度プロファ
イルであって、第10図はソース領域６及びドレイン領域
７直下のそれを、また、第11図はゲート電極直下のそれ
を表し、何れに於いても、横軸にシリコン半導体基板１
の表面からの深さを、また、縦軸には不純物濃度をそれ
ぞれ採ってある。
図に於いて、xd及びxcは空乏層の幅を示している。
図から明らかなように、n+型不純物拡散領域の下に於け
る空乏層の幅xdとチャネル領域に於けるそれの幅xcは、
n+型不純物拡散領域の有無に起因して異なっている。従
って、空乏層の幅xdを基準にしてp+型電荷阻止層３の形
成位置を最適化した場合、空乏層の幅xcが不当に大きく
なってしまい、その結果、チャネル領域で発生した放射
線に起因する電荷の収集効果は低いものとなり、p+型電
荷阻止層３は充分に機能しないことになり、また、空乏
層の幅xcを基準にした場合には、空乏層の幅xdがp+型電
荷阻止層３のピークを越えてしまい、機能は急激に低下
することになる。
る空乏層の幅xdとチャネル領域に於けるそれの幅xcは、
n+型不純物拡散領域の有無に起因して異なっている。従
って、空乏層の幅xdを基準にしてp+型電荷阻止層３の形
成位置を最適化した場合、空乏層の幅xcが不当に大きく
なってしまい、その結果、チャネル領域で発生した放射
線に起因する電荷の収集効果は低いものとなり、p+型電
荷阻止層３は充分に機能しないことになり、また、空乏
層の幅xcを基準にした場合には、空乏層の幅xdがp+型電
荷阻止層３のピークを越えてしまい、機能は急激に低下
することになる。
本発明は、電荷阻止層の構成に極めて簡単な改変を施す
ことに依り、ソース領域及びドレイン領域など不純物拡
散領域の直下に於いても、チャネル領域の直下に於いて
も、放射線に起因する電荷を有効に阻止してソフト・エ
ラーの発生を抑制しようとする。
ことに依り、ソース領域及びドレイン領域など不純物拡
散領域の直下に於いても、チャネル領域の直下に於いて
も、放射線に起因する電荷を有効に阻止してソフト・エ
ラーの発生を抑制しようとする。
本発明に依る半導体記憶装置及びその製造方法に於いて
は、一導電型半導体基板（例えばｐ型Si半導体基板11
9）に於ける活性領域にチャネル領域を介して対向して
形成された反対導電型ソース領域（n+型ソース領域16）
及び反対導電型ドレイン領域（n+型ドレイン領域17）
と、前記半導体基板と同導電型で且つ不純物濃度がそれ
よりも高く、しかも、前記チャネル領域表面近傍及び前
記ソース領域或いはドレイン領域の底面それぞれから略
等しい距離を保つよう曲成された表面をもって形成され
た電荷阻止層（例えばp+型電荷阻止層15）とを備えるメ
モリ・セルが含まれてなるように、また、一導電型半導
体基板に於ける活性領域にゲート電極を形成する工程
と、次いで、全面に前記半導体基板と同導電型の不純物
を濃度がそれよりも高くなるように且つソース領域或い
はドレイン領域を形成する場合に比較して高い加速エネ
ルギをもって打ち込んで前記チャネル領域表面近傍及び
前記ソース領域或いはドレイン領域の底面それぞれから
略等しい距離を保って曲成された表面をもつ一導電型電
荷阻止層を形成する工程とが含まれてなる。
は、一導電型半導体基板（例えばｐ型Si半導体基板11
9）に於ける活性領域にチャネル領域を介して対向して
形成された反対導電型ソース領域（n+型ソース領域16）
及び反対導電型ドレイン領域（n+型ドレイン領域17）
と、前記半導体基板と同導電型で且つ不純物濃度がそれ
よりも高く、しかも、前記チャネル領域表面近傍及び前
記ソース領域或いはドレイン領域の底面それぞれから略
等しい距離を保つよう曲成された表面をもって形成され
た電荷阻止層（例えばp+型電荷阻止層15）とを備えるメ
モリ・セルが含まれてなるように、また、一導電型半導
体基板に於ける活性領域にゲート電極を形成する工程
と、次いで、全面に前記半導体基板と同導電型の不純物
を濃度がそれよりも高くなるように且つソース領域或い
はドレイン領域を形成する場合に比較して高い加速エネ
ルギをもって打ち込んで前記チャネル領域表面近傍及び
前記ソース領域或いはドレイン領域の底面それぞれから
略等しい距離を保って曲成された表面をもつ一導電型電
荷阻止層を形成する工程とが含まれてなる。
前記手段を採ることに依り、ソース領域及びドレイン領
域など不純物拡散領域の直下に於いても、チャネル領域
の直下に於いても、放射線に起因する電荷を有効に阻止
され、ソフト・エラーの発生は有効に抑制され、そし
て、このようなメモリ・セルを作成する際しては、電荷
阻止層を形成する時期を適切に選択するのみで足り、特
殊な技法は不要であり、また、工程数の増加などもない
から容易に実施することができる。
域など不純物拡散領域の直下に於いても、チャネル領域
の直下に於いても、放射線に起因する電荷を有効に阻止
され、ソフト・エラーの発生は有効に抑制され、そし
て、このようなメモリ・セルを作成する際しては、電荷
阻止層を形成する時期を適切に選択するのみで足り、特
殊な技法は不要であり、また、工程数の増加などもない
から容易に実施することができる。
第１図乃至第７図は本発明一実施例を解説する為の工程
要所に於ける半導体記憶装置の要部切断側面図を表し、
以下、これ等の図を参照しつつ説明する。尚、ここで対
象にしているのは、スタックト・キャパシタからなるメ
モリ・キャパシタと電界効果トランジスタからなるトラ
ンスファ・ゲート・トランジスタとを結合したメモリ・
セルを有する半導体記憶装置である。
要所に於ける半導体記憶装置の要部切断側面図を表し、
以下、これ等の図を参照しつつ説明する。尚、ここで対
象にしているのは、スタックト・キャパシタからなるメ
モリ・キャパシタと電界効果トランジスタからなるトラ
ンスファ・ゲート・トランジスタとを結合したメモリ・
セルを有する半導体記憶装置である。
第１図参照 （１）窒化シリコン膜などを耐酸化性マスクとする選択
的熱酸化法を適用することに依り、二酸化シリコンから
なるフィールド絶縁膜12を形成する。
的熱酸化法を適用することに依り、二酸化シリコンから
なるフィールド絶縁膜12を形成する。
（２）耐酸化性マスクとして用いた窒化シリコン膜など
を除去して活性領域を表出させてら熱酸化法を適用する
ことに依り、厚さ例えば200〔Å〕程度の二酸化シリコ
ンからなるゲート絶縁膜13を形成する。
を除去して活性領域を表出させてら熱酸化法を適用する
ことに依り、厚さ例えば200〔Å〕程度の二酸化シリコ
ンからなるゲート絶縁膜13を形成する。
第２図参照 （３）CVD法に適用することに依り、厚さ例えば0.2〔μ
ｍ〕の多結晶シリコン膜を成長させる。
ｍ〕の多結晶シリコン膜を成長させる。
尚、この多結晶シリコン膜の厚さは、後に形成するソー
ス領域或いはドレイン領域の深さと同程度にすると良
い。
ス領域或いはドレイン領域の深さと同程度にすると良
い。
（４）POCl3をソース・ガスとする熱拡散法を適用する
ことに依り、燐（Ｐ）を拡散して前記多結晶シリコン膜
をn+型に導電性化する。
ことに依り、燐（Ｐ）を拡散して前記多結晶シリコン膜
をn+型に導電性化する。
（５）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセス及び反応性イオン・エッチング（reactive
ion etching:RIE）法を適用することに依り、前記多結
晶シリコン膜のパターニングを行い、ゲート電極（ワー
ド線）141，142などを形成する。尚、ゲート電極142は
ゲート電極141を持つトランスファ・ゲート・トランジ
スタに隣接する同様なそれ（図には現れていない）に関
するもの延在された部分が表されているものである。
ト・プロセス及び反応性イオン・エッチング（reactive
ion etching:RIE）法を適用することに依り、前記多結
晶シリコン膜のパターニングを行い、ゲート電極（ワー
ド線）141，142などを形成する。尚、ゲート電極142は
ゲート電極141を持つトランスファ・ゲート・トランジ
スタに隣接する同様なそれ（図には現れていない）に関
するもの延在された部分が表されているものである。
（６）イオン注入法を適用することに依り、全面にＢイ
オンの打ち込みを行い、p+型電荷阻止層15を形成する。
オンの打ち込みを行い、p+型電荷阻止層15を形成する。
図から明らかなように、ここで形成したp+型電荷阻止型
15は、ゲート電極141が存在していることから、その直
下では浅い位置に、そして、他の部分、即ち、ソース領
域及びドレイン領域の形成予定部分に於ける直下では深
い位置にそれぞれ形成され、ゲート電極141の厚さとソ
ース領域及びドレイン領域の深さとが略等しくなるよう
にそれぞれ選定することで、p+型電荷阻止層15の表面は
チャネル領域の表面近傍とソース領域及びドレイン領域
の底面とから等しくなる距離にあるよう曲成された形状
となる。
15は、ゲート電極141が存在していることから、その直
下では浅い位置に、そして、他の部分、即ち、ソース領
域及びドレイン領域の形成予定部分に於ける直下では深
い位置にそれぞれ形成され、ゲート電極141の厚さとソ
ース領域及びドレイン領域の深さとが略等しくなるよう
にそれぞれ選定することで、p+型電荷阻止層15の表面は
チャネル領域の表面近傍とソース領域及びドレイン領域
の底面とから等しくなる距離にあるよう曲成された形状
となる。
この場合の主要データを例示すると次の通りである。
加速エネルギ:300〜400〔KeV〕 ドーズ量:4×1012〔cm-2〕 不純物濃度:5×1017〔cm-3〕 深さ：〜0.7〔μｍ〕（ゲート電極直下）から〜0.9μ
ｍ〕（ソース領域及びドレイン領域直下） 尚、ゲート電極141などには、前記したように、当初、
熱拡散法にて1020〔cm-3〕以上のＰが導入されているか
ら、後からＢが1013〔cm-2〕程度のドーズ量で導入され
ても、1013/2000〔Å〕＝５×1017〔cm-3〕程度の不純
物濃度であるから無視することができる。
ｍ〕（ソース領域及びドレイン領域直下） 尚、ゲート電極141などには、前記したように、当初、
熱拡散法にて1020〔cm-3〕以上のＰが導入されているか
ら、後からＢが1013〔cm-2〕程度のドーズ量で導入され
ても、1013/2000〔Å〕＝５×1017〔cm-3〕程度の不純
物濃度であるから無視することができる。
第４図参照 （７）イオン注入法を適用することに依り、Asイオンの
打ち込みを行い、n+型ソース領域16及びn+型ドライン領
域17を形成する。尚、これ等の深さは約0.2〔μｍ〕程
度である。
打ち込みを行い、n+型ソース領域16及びn+型ドライン領
域17を形成する。尚、これ等の深さは約0.2〔μｍ〕程
度である。
第５図参照 （８）CVD法を適用することに依り、二酸化シリコンか
らなる層間絶縁膜18を形成する。
らなる層間絶縁膜18を形成する。
第６図参照 （９）通常のフォト・リソグラフィ技術を適用すること
に依り、層間絶縁膜18の選択的エッチングを行い、蓄積
電極コンタクト窓を形成する。
に依り、層間絶縁膜18の選択的エッチングを行い、蓄積
電極コンタクト窓を形成する。
（10）CVD法を適用することに依り、メモリ・キャパシ
タに於ける一方の電極、即ち、蓄積電極となるべき多結
晶シリコン膜を形成し、次いで、イオン注入法を適用す
ることに依り、Asイオンの打ち込みを行い、該多結晶シ
リコン膜を導電性化する。
タに於ける一方の電極、即ち、蓄積電極となるべき多結
晶シリコン膜を形成し、次いで、イオン注入法を適用す
ることに依り、Asイオンの打ち込みを行い、該多結晶シ
リコン膜を導電性化する。
（11）通常のフォト・リソブラフィ技術を適用すること
に依り、前記多結晶シリコン膜のパターンニングを行
い、蓄積電極191などを形成する。
に依り、前記多結晶シリコン膜のパターンニングを行
い、蓄積電極191などを形成する。
（12）熱酸化法を適用することに依り、多結晶シリコン
からなる蓄積電極191などの表面に極薄い二酸化シリコ
ンからなる誘電体膜201を形成する。
からなる蓄積電極191などの表面に極薄い二酸化シリコ
ンからなる誘電体膜201を形成する。
（13）CVD法を適用することに依り、メモリ・キャパシ
タに於ける他方の電極、即ち、セル・プレートと呼ばれ
る対向電極となるべき多結晶シリコン膜を形成し、次い
で、イオン注入法を適用することに依り、Asイオンの打
ち込みを行い、該多結晶シリコン膜を導電性化する。
タに於ける他方の電極、即ち、セル・プレートと呼ばれ
る対向電極となるべき多結晶シリコン膜を形成し、次い
で、イオン注入法を適用することに依り、Asイオンの打
ち込みを行い、該多結晶シリコン膜を導電性化する。
（14）通常のフォト・リソグラフィ技術を適用すること
に依り、前記多結晶シリコン膜のパターニングを行い、
対向電極211などを形成する。
に依り、前記多結晶シリコン膜のパターニングを行い、
対向電極211などを形成する。
（15）CVD法を適用することに依り、二酸化シリコンか
らなる層間絶縁膜22を形成し、次いで、通常のフォト・
リソグラフィ技術を適用することに依り、層間絶縁膜22
の選択的エッチングを行い、ビット線コンタクト窓を形
成し、そのなかにソース領域16の一部を表出させる。
らなる層間絶縁膜22を形成し、次いで、通常のフォト・
リソグラフィ技術を適用することに依り、層間絶縁膜22
の選択的エッチングを行い、ビット線コンタクト窓を形
成し、そのなかにソース領域16の一部を表出させる。
（16）CVD法及びスパッタリング法などを適用すること
に依り、ビット線となるべきポリサイド（polyside）膜
を形成し、それを通常のフォト・リソグラフィ技術を適
用することに依ってパターニングし、ビット線231など
を形成する。
に依り、ビット線となるべきポリサイド（polyside）膜
を形成し、それを通常のフォト・リソグラフィ技術を適
用することに依ってパターニングし、ビット線231など
を形成する。
この後、通常の技法を適用することに依り、例えば燐珪
酸ガラス（phosphosilicate glass:PSG）からなるカバ
ー膜の形成、ワード線141などの導電性向上を補助するA
Iからなるワード線の一部の形成などを行って完成す
る。
酸ガラス（phosphosilicate glass:PSG）からなるカバ
ー膜の形成、ワード線141などの導電性向上を補助するA
Iからなるワード線の一部の形成などを行って完成す
る。
前記のようにして製造された半導体記憶装置に於いて
は、p+型電荷阻止層15がチャネル領域に於ける反転層か
らもソース領域16及びドレイン領域17の底面からも適切
な位置を保って形成されていることが理解されよう。
は、p+型電荷阻止層15がチャネル領域に於ける反転層か
らもソース領域16及びドレイン領域17の底面からも適切
な位置を保って形成されていることが理解されよう。
本発明の半導体記憶装置及びその製造方法によれば、半
導体基板と同導電型で且つ不純物濃度がそれよりも高
く、しかも、チャネル領域表面近傍及びソース領域或い
はドレイン領域の底面それぞれから略等しい距離を保つ
よう曲成された表面をもって形成された電荷阻止層を備
えるメモリ・セルが得られる。
導体基板と同導電型で且つ不純物濃度がそれよりも高
く、しかも、チャネル領域表面近傍及びソース領域或い
はドレイン領域の底面それぞれから略等しい距離を保つ
よう曲成された表面をもって形成された電荷阻止層を備
えるメモリ・セルが得られる。
前記構成を採ることに依り、ソース領域及びドレイン領
域など不純物拡散領域の直下に於いても、チャネル領域
の直下に於いても、放射線に起因する電荷を有効に阻止
され、ソフト・エラーの発生は有効に抑制され、そし
て、このようなメモリ・セルを作成する際しては、電荷
阻止層を形成する時期を適切に選択するのみで足り、特
殊な技法は不要であり、また、工程数の増加などもない
から容易に実施することができる。
域など不純物拡散領域の直下に於いても、チャネル領域
の直下に於いても、放射線に起因する電荷を有効に阻止
され、ソフト・エラーの発生は有効に抑制され、そし
て、このようなメモリ・セルを作成する際しては、電荷
阻止層を形成する時期を適切に選択するのみで足り、特
殊な技法は不要であり、また、工程数の増加などもない
から容易に実施することができる。
第１図乃至第７図は本発明一実施例を説明する為の工程
要所に於ける半導体記憶装置の要部切断側面図、第８図
及び第９図は従来例を説明する為の工程要所に於ける半
導体記憶装置の要部切断側面図、第10図及び第11図は従
来の電荷阻止層が空乏層との関係で不都合な位置に在る
ことを説明する不純物濃度プロファイルの線図をそれぞ
れ表している。 図に於いて、11はｐ型シリコン半導体基板、12はフィー
ルド絶縁膜、13はゲート絶縁膜、141，142はゲート電
極、15はp+型電荷阻止層、16はn+型ソース領域、17はn+
型ドレイン領域、18は層間絶縁膜、191は蓄積電極、201
は誘電体膜、211は対向電極（セル・プレート）、22は
層間絶縁膜、231はビット線をそれぞれ示している。
要所に於ける半導体記憶装置の要部切断側面図、第８図
及び第９図は従来例を説明する為の工程要所に於ける半
導体記憶装置の要部切断側面図、第10図及び第11図は従
来の電荷阻止層が空乏層との関係で不都合な位置に在る
ことを説明する不純物濃度プロファイルの線図をそれぞ
れ表している。 図に於いて、11はｐ型シリコン半導体基板、12はフィー
ルド絶縁膜、13はゲート絶縁膜、141，142はゲート電
極、15はp+型電荷阻止層、16はn+型ソース領域、17はn+
型ドレイン領域、18は層間絶縁膜、191は蓄積電極、201
は誘電体膜、211は対向電極（セル・プレート）、22は
層間絶縁膜、231はビット線をそれぞれ示している。
Claims (2)
- 【請求項１】一導電型半導体基板に於ける活性領域にチ
ャネル領域を介して対向して形成された反対導電型ソー
ス領域及び反対導電型ドレイン領域と、 前記半導体基板と同導電型で且つ不純物濃度がそれより
も高く、しかも、前記チャネル領域表面近傍及び前記ソ
ース領域或いはドレイン領域の底面それぞれから略等し
い距離を保つよう曲成された表面をもって形成された電
荷阻止層と を備えるメモリ・セルが含まれてなることを特徴とする
半導体記憶装置。 - 【請求項２】一導電型半導体基板に於ける活性領域にゲ
ート電極を形成する工程と、 次いで、全面に前記半導体基板と同導電型の不純物を濃
度がそれよりも高くなるように且つソース領域或いはド
レイン領域を形成する場合に比較して高い加速エネルギ
をもって打ち込んで前記チャネル領域表面近傍及び前記
ソース領域或いはドレイン領域の底面それぞれから略等
しい距離を保って曲成された表面をもつ一導電型電荷阻
止層を形成する工程と が含まれてなることを特徴とする半導体記憶装置の製造
方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62288512A JPH06105774B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体記憶装置及びその製造方法 |
| US07/269,689 US4961165A (en) | 1987-11-17 | 1988-11-10 | Semiconductor memory device having a charge barrier layer for preventing soft error |
| DE8888310760T DE3877525T2 (de) | 1987-11-17 | 1988-11-15 | Halbleiterspeicheranordnung mit einer ladungssperrschicht und verfahren zu ihrer herstellung. |
| EP88310760A EP0317257B1 (en) | 1987-11-17 | 1988-11-15 | Semiconductor memory device having a charge barrier layer and method for producing the same |
| KR8815154A KR910009785B1 (en) | 1987-11-17 | 1988-11-17 | Semiconductor memory device and method of fabrication therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62288512A JPH06105774B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01130561A JPH01130561A (ja) | 1989-05-23 |
| JPH06105774B2 true JPH06105774B2 (ja) | 1994-12-21 |
Family
ID=17731189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62288512A Expired - Fee Related JPH06105774B2 (ja) | 1987-11-17 | 1987-11-17 | 半導体記憶装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4961165A (ja) |
| EP (1) | EP0317257B1 (ja) |
| JP (1) | JPH06105774B2 (ja) |
| KR (1) | KR910009785B1 (ja) |
| DE (1) | DE3877525T2 (ja) |
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| US5156990A (en) * | 1986-07-23 | 1992-10-20 | Texas Instruments Incorporated | Floating-gate memory cell with tailored doping profile |
| US5143861A (en) * | 1989-03-06 | 1992-09-01 | Sgs-Thomson Microelectronics, Inc. | Method making a dynamic random access memory cell with a tungsten plug |
| US5270242A (en) * | 1989-08-31 | 1993-12-14 | Mitsubishi Denki Kabushiki Kaisha | Method for fabricatins dynamic random access memory device having a capacitor for storing impact ionization charges |
| JPH03218666A (ja) * | 1989-08-31 | 1991-09-26 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| US5114873A (en) * | 1990-05-21 | 1992-05-19 | Samsung Electronics Co., Ltd. | Method for manufacturing a stacked capacitor DRAM cell |
| JP2564972B2 (ja) * | 1990-06-18 | 1996-12-18 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| US5378650A (en) * | 1990-10-12 | 1995-01-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and a manufacturing method thereof |
| DE4134547C2 (de) * | 1990-10-12 | 1994-01-20 | Mitsubishi Electric Corp | Isolationsstruktur für eine integrierte Halbleiterschaltung und Verfahren zur Herstellung derselben |
| JP3344485B2 (ja) * | 1990-11-09 | 2002-11-11 | 富士通株式会社 | 半導体装置の製造方法 |
| KR930010081B1 (ko) * | 1991-05-24 | 1993-10-14 | 현대전자산업 주식회사 | 2중 적층캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 |
| US5428235A (en) * | 1991-06-14 | 1995-06-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device including improved connection structure to FET elements |
| JPH05129554A (ja) * | 1991-07-01 | 1993-05-25 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
| JP3375087B2 (ja) * | 1991-10-21 | 2003-02-10 | ローム株式会社 | 半導体記憶装置およびその記憶情報読出方法 |
| JP2851753B2 (ja) * | 1991-10-22 | 1999-01-27 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH0621447A (ja) * | 1992-04-27 | 1994-01-28 | Internatl Business Mach Corp <Ibm> | 短チャネル電界効果トランジスタ |
| KR0139773B1 (ko) * | 1992-08-11 | 1998-06-01 | 사또오 후미오 | 반도체 집적 회로 장치 및 그 제조 방법 |
| US5599728A (en) * | 1994-04-07 | 1997-02-04 | Regents Of The University Of California | Method of fabricating a self-aligned high speed MOSFET device |
| KR100190834B1 (ko) | 1994-12-08 | 1999-06-01 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치및그제조방법 |
| JP3070420B2 (ja) * | 1994-12-21 | 2000-07-31 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5930106A (en) * | 1996-07-11 | 1999-07-27 | Micron Technology, Inc. | DRAM capacitors made from silicon-germanium and electrode-limited conduction dielectric films |
| JP4056588B2 (ja) * | 1996-11-06 | 2008-03-05 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US6159850A (en) * | 1998-06-16 | 2000-12-12 | United Microelectronics Corp. | Method for reducing resistance of contact window |
| US6271107B1 (en) | 1999-03-31 | 2001-08-07 | Fujitsu Limited | Semiconductor with polymeric layer |
| JP3348782B2 (ja) | 1999-07-22 | 2002-11-20 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6780686B2 (en) * | 2002-03-21 | 2004-08-24 | Advanced Micro Devices, Inc. | Doping methods for fully-depleted SOI structures, and device comprising the resulting doped regions |
Family Cites Families (9)
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|---|---|---|---|---|
| JPS57188866A (en) * | 1981-05-18 | 1982-11-19 | Hitachi Ltd | Manufacture of semiconductor device |
| US4506436A (en) * | 1981-12-21 | 1985-03-26 | International Business Machines Corporation | Method for increasing the radiation resistance of charge storage semiconductor devices |
| JPS58209164A (ja) * | 1982-05-31 | 1983-12-06 | Toshiba Corp | 不揮発性半導体メモリ装置の製造方法 |
| JPS593964A (ja) * | 1982-06-29 | 1984-01-10 | Semiconductor Res Found | 半導体集積回路 |
| JPS5925242A (ja) * | 1983-07-11 | 1984-02-09 | Hitachi Ltd | 半導体装置 |
| JPS60113462A (ja) * | 1983-11-25 | 1985-06-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6212152A (ja) * | 1985-07-09 | 1987-01-21 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| JPS62142362A (ja) * | 1985-12-17 | 1987-06-25 | Matsushita Electronics Corp | 不揮発性半導体記憶素子の製造方法 |
| US4763181A (en) * | 1986-12-08 | 1988-08-09 | Motorola, Inc. | High density non-charge-sensing DRAM cell |
-
1987
- 1987-11-17 JP JP62288512A patent/JPH06105774B2/ja not_active Expired - Fee Related
-
1988
- 1988-11-10 US US07/269,689 patent/US4961165A/en not_active Expired - Lifetime
- 1988-11-15 DE DE8888310760T patent/DE3877525T2/de not_active Expired - Fee Related
- 1988-11-15 EP EP88310760A patent/EP0317257B1/en not_active Expired - Lifetime
- 1988-11-17 KR KR8815154A patent/KR910009785B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3877525T2 (de) | 1993-05-13 |
| EP0317257A3 (en) | 1990-05-30 |
| US4961165A (en) | 1990-10-02 |
| KR890008988A (ko) | 1989-07-13 |
| JPH01130561A (ja) | 1989-05-23 |
| DE3877525D1 (de) | 1993-02-25 |
| EP0317257A2 (en) | 1989-05-24 |
| KR910009785B1 (en) | 1991-11-30 |
| EP0317257B1 (en) | 1993-01-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |