JPH03219495A - 出力回路 - Google Patents
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- JPH03219495A JPH03219495A JP2014061A JP1406190A JPH03219495A JP H03219495 A JPH03219495 A JP H03219495A JP 2014061 A JP2014061 A JP 2014061A JP 1406190 A JP1406190 A JP 1406190A JP H03219495 A JPH03219495 A JP H03219495A
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- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳトランジスタにより構成されるメモリの
出力回路に関する。
出力回路に関する。
本発明は、一対のＭＯＳトランジスタからなる出力段を
有し、それらＭＯＳトランジスタのゲートが制御回路に
よってデータに応じて制御される出力回路において、そ
れぞれソースが上記ゲートに接続されると共にドレイン
に所定の電圧が与えられるＭＯＳトランジスタを設ける
ことにより、スイッチングノイズを低減しながらデータ
を高速に出力するものである。
有し、それらＭＯＳトランジスタのゲートが制御回路に
よってデータに応じて制御される出力回路において、そ
れぞれソースが上記ゲートに接続されると共にドレイン
に所定の電圧が与えられるＭＯＳトランジスタを設ける
ことにより、スイッチングノイズを低減しながらデータ
を高速に出力するものである。
一般に、ＭＯＳトランジスタを用いたメモリ装置のデー
タを出力する出力回路には、高速化の要求がある。この
ような出力回路の一例として、例えば第６図に示すよう
な構造の出力回路が知られており、また、この回路はｒ
ＩＥＥＥ ＪＯｌｌＲＮＡＬ ０ＦＳＯＬＩＤ−ＳＴ
ＡＴＥ ＣＩＲＣＵＩＴＳ、 ＶＯＬ、２３． Ｎｏ、
５０ｃｔｏｂｅｒ１９８８、第１０５６頁」にも紹介さ
れている。
タを出力する出力回路には、高速化の要求がある。この
ような出力回路の一例として、例えば第６図に示すよう
な構造の出力回路が知られており、また、この回路はｒ
ＩＥＥＥ ＪＯｌｌＲＮＡＬ ０ＦＳＯＬＩＤ−ＳＴ
ＡＴＥ ＣＩＲＣＵＩＴＳ、 ＶＯＬ、２３． Ｎｏ、
５０ｃｔｏｂｅｒ１９８８、第１０５６頁」にも紹介さ
れている。
第６図に示すように、この出力回路は、最終データ出力
回路として、電源電圧線と出力端子６３の間にｐＭＯＳ
トランジスタ６１を有し、接地電圧線と出力端子６３の
間にｎＭＯＳトランジスタ６２を有している。ｐＭＯＳ
トランジスタロ１にはインバーター６４を介してデータ
信号が反転入力し、ｎＭＯＳトランジスタロ２にはイン
バーター６５．６６を介してデータの反転信号が入力す
る。そして、各ＭＯＳトランジスタ６１．６２のゲート
には、出力端子６３の電位を検知しながらデータに応じ
てチャージするための中間電位設定回路が設けられてお
り、この中間電位設定回路はインバーター７１．ＮＡＮ
Ｄ回路６７、ＡＮＤ回路６８．ｎＭＯＳトランジスタロ
９．ｐＭＯＳトランジスタフ０からなり、データ遷移時
に各ＭＯＳトランジスタ６１．６２のゲート電位を高速
に遷移させるように、ｎＭＯＳトランジスタロ９又はｐ
ＭＯｓＭＯＳトランジスタフ０する。
回路として、電源電圧線と出力端子６３の間にｐＭＯＳ
トランジスタ６１を有し、接地電圧線と出力端子６３の
間にｎＭＯＳトランジスタ６２を有している。ｐＭＯＳ
トランジスタロ１にはインバーター６４を介してデータ
信号が反転入力し、ｎＭＯＳトランジスタロ２にはイン
バーター６５．６６を介してデータの反転信号が入力す
る。そして、各ＭＯＳトランジスタ６１．６２のゲート
には、出力端子６３の電位を検知しながらデータに応じ
てチャージするための中間電位設定回路が設けられてお
り、この中間電位設定回路はインバーター７１．ＮＡＮ
Ｄ回路６７、ＡＮＤ回路６８．ｎＭＯＳトランジスタロ
９．ｐＭＯＳトランジスタフ０からなり、データ遷移時
に各ＭＯＳトランジスタ６１．６２のゲート電位を高速
に遷移させるように、ｎＭＯＳトランジスタロ９又はｐ
ＭＯｓＭＯＳトランジスタフ０する。
ところが、ＭＯＳトランジスタを用いたメモリ装置の高
速化に伴い、出力回路のスイッチング時のノイズが大き
な問題となってきている。このスイッチング時のノイズ
は、出力段のＭＯＳトランジスタがオンした瞬間に流れ
る大きな突入電流と、電源電圧線や接地電圧線に不可避
的に存在する寄生インダクタンスによって引き起こされ
る。このノイズすなわち電源電圧線や接地電圧線のレベ
ルの変動は、メモリ装置自身や周辺の装置に大きな悪影
響を与える。
速化に伴い、出力回路のスイッチング時のノイズが大き
な問題となってきている。このスイッチング時のノイズ
は、出力段のＭＯＳトランジスタがオンした瞬間に流れ
る大きな突入電流と、電源電圧線や接地電圧線に不可避
的に存在する寄生インダクタンスによって引き起こされ
る。このノイズすなわち電源電圧線や接地電圧線のレベ
ルの変動は、メモリ装置自身や周辺の装置に大きな悪影
響を与える。
前述の第６図に示した回路では、第７図に示すように、
−船釣な従来の出力回路の出力レベルの遷移（曲線ｆ７
で示す。）に比較して、高速な出力レベルの遷移（曲線
ｆＲＩで示す。）が得られる。
−船釣な従来の出力回路の出力レベルの遷移（曲線ｆ７
で示す。）に比較して、高速な出力レベルの遷移（曲線
ｆＲＩで示す。）が得られる。
しかしながら、このような急峻に立ち上がるような出力
レベルとなる場合では、極めて大きなスイッチングノイ
ズが発生する。また、第６図の回路では、ゲートを充電
するＭＯＳトランジスタが２ＭＯＳトランジスタフ０と
ｎＭＯＳトランジスタロ９であり、その導電型が異なる
ためにプロセス上のばらつきの影響を受ける。
レベルとなる場合では、極めて大きなスイッチングノイ
ズが発生する。また、第６図の回路では、ゲートを充電
するＭＯＳトランジスタが２ＭＯＳトランジスタフ０と
ｎＭＯＳトランジスタロ９であり、その導電型が異なる
ためにプロセス上のばらつきの影響を受ける。
そこで、本発明は上述の技術的な課題に鑑み、高速な出
力をなし得ると共にスイッチングノイズを低減し、さら
には、製造上のばらつきも抑えるような出力回路の提供
を目的とする。
力をなし得ると共にスイッチングノイズを低減し、さら
には、製造上のばらつきも抑えるような出力回路の提供
を目的とする。
上述の目的を達成するため、本発明の出力回路は、電源
電圧線と出力端子にソース・ドレインが接続される第１
のＭＯＳトランジスタと、接地電圧線と上記出力端子に
ソース・ドレインが接続される第２のＭＯＳトランジス
タとを有する出力段を有している。そして、上記出力段
の各ＭＯＳトランジスタの各ゲートに接続され出力デー
タに応じて該ゲートの電圧を制御する制御回路と、上記
第１のＭＯＳトランジスタのゲート電圧に応じて制御さ
れ上記第２のＭＯＳトランジスタのゲートにソースが接
続されると共にドレインに所定の電圧が与えられる第３
のＭＯＳトランジスタと、上記第２のＭＯＳトランジス
タのゲート電圧に応じて制御され上記第１のＭＯＳトラ
ンジスタのゲートにソースが接続されると共にドレイン
に所定の電圧が与えられる第４のＭＯＳトランジスタと
を有することを特徴とする。
電圧線と出力端子にソース・ドレインが接続される第１
のＭＯＳトランジスタと、接地電圧線と上記出力端子に
ソース・ドレインが接続される第２のＭＯＳトランジス
タとを有する出力段を有している。そして、上記出力段
の各ＭＯＳトランジスタの各ゲートに接続され出力デー
タに応じて該ゲートの電圧を制御する制御回路と、上記
第１のＭＯＳトランジスタのゲート電圧に応じて制御さ
れ上記第２のＭＯＳトランジスタのゲートにソースが接
続されると共にドレインに所定の電圧が与えられる第３
のＭＯＳトランジスタと、上記第２のＭＯＳトランジス
タのゲート電圧に応じて制御され上記第１のＭＯＳトラ
ンジスタのゲートにソースが接続されると共にドレイン
に所定の電圧が与えられる第４のＭＯＳトランジスタと
を有することを特徴とする。
ここで、上記第３のＭＯＳトランジスタと上記第４のＭ
ＯＳトランジスタは、同じ導電型のチャンネルを有する
ことができる。
ＯＳトランジスタは、同じ導電型のチャンネルを有する
ことができる。
本発明の出力回路では、第３．第４のＭＯＳトランジス
タは、そのソースが出力段の第２．第１のＭＯＳトラン
ジスタのゲートにそれぞれ接続され、これら第３．第４
のＭＯＳトランジスタと制御回路の共動により第２．第
１のＭＯＳトランジスタのゲートがデータの変化に従っ
て充電（放電）される。すなわち、第３．第４のＭＯＳ
トランジスタが充電に寄与するために、出力の高速化が
なされる。ここで、第３．第４のＭＯＳトランジスタは
、そのソースがレベル変化する第１．第２のＭＯＳトラ
ンジスタに接続される。従って、第３．４のＭＯＳトラ
ンジスタのゲート−ソース間の電圧が当該ＭＯＳトラン
ジスタの闇値電圧■ｌ以下となった時には、第３．第４
のＭＯＳトランジスタはオフになり、第２．第１のＭＯ
Ｓトランジスタのゲート電圧の変化には寄与しなくなる
。
タは、そのソースが出力段の第２．第１のＭＯＳトラン
ジスタのゲートにそれぞれ接続され、これら第３．第４
のＭＯＳトランジスタと制御回路の共動により第２．第
１のＭＯＳトランジスタのゲートがデータの変化に従っ
て充電（放電）される。すなわち、第３．第４のＭＯＳ
トランジスタが充電に寄与するために、出力の高速化が
なされる。ここで、第３．第４のＭＯＳトランジスタは
、そのソースがレベル変化する第１．第２のＭＯＳトラ
ンジスタに接続される。従って、第３．４のＭＯＳトラ
ンジスタのゲート−ソース間の電圧が当該ＭＯＳトラン
ジスタの闇値電圧■ｌ以下となった時には、第３．第４
のＭＯＳトランジスタはオフになり、第２．第１のＭＯ
Ｓトランジスタのゲート電圧の変化には寄与しなくなる
。
従って、その分だけスイッチンクリイズを低減できる。
上記第３．第４のＭＯＳトランジスタを同じ導電型とし
た時では、チップ上、同じプロセスで製造できることに
なる。従って、仮にプロセス上のばらつきが生じた場合
でも、第３のＭＯ３＋−ランジスタと第４のＭＯＳトラ
ンジスタの間のばらつきが小さく抑えられる。
た時では、チップ上、同じプロセスで製造できることに
なる。従って、仮にプロセス上のばらつきが生じた場合
でも、第３のＭＯ３＋−ランジスタと第４のＭＯＳトラ
ンジスタの間のばらつきが小さく抑えられる。
本発明の好適な実施例を図面を参照しながら説明する。
本実施例は、例えばＳＲＡＭ、ＤＲＡＭ等のＭＯＳメモ
リーの出力回路であって、出力段を構成するＭＯＳトラ
ンジスタのゲートが充電される出力回路の例である。
リーの出力回路であって、出力段を構成するＭＯＳトラ
ンジスタのゲートが充電される出力回路の例である。
まず、第１図にその出力回路１の回路構成を示す。この
出力回路１の出力段は、第１のＭＯ３＋−ランジスタで
あるｎＭＯＳトランジスタＭ、と第２のＭＯＳトランジ
スタであるｎＭＯＳトランジスタＭ２からなる。
出力回路１の出力段は、第１のＭＯ３＋−ランジスタで
あるｎＭＯＳトランジスタＭ、と第２のＭＯＳトランジ
スタであるｎＭＯＳトランジスタＭ２からなる。
ｎＭＯＳトランジスタＭ１は、そのドレインが電源電圧
線に接続され、そのソースが出力端子２に接続されてい
る。ｎＭＯＳトランジスタＭ、のゲートは、ＮＯＲ回路
７の出力端子に接続され、ＮＯＲ回路７により制御され
る。このｎＭＯＳトランジスタＭＩのゲートには、さら
に第４のＭＯＳトランジスタであるｎＭＯＳトランジス
タＭ４のソースが接続され、インバーター３の入力端子
も接続される。また、ＮＯＲ回路６の一方の入力端子も
接続されている。ｎＭＯＳトランジスタＭ２は、そのド
レインが出力端子２に接続され、そのソースが接地電圧
線に接続されている。ｎＭＯＳトランジスタＭ２のゲー
トは、ＮＯＲ回路８の出力端子に接続され、Ｎ０Ｒｕ路
８により制御される。このｎＭＯＳトランジスタＭ２の
ゲートには、さらに第３のＭＯＳトランジスタであるｎ
ＭＯＳトランジスタＭ３のソースが接続され、ＮＯＲ回
路５の一方の入力端子も接続されている。
線に接続され、そのソースが出力端子２に接続されてい
る。ｎＭＯＳトランジスタＭ、のゲートは、ＮＯＲ回路
７の出力端子に接続され、ＮＯＲ回路７により制御され
る。このｎＭＯＳトランジスタＭＩのゲートには、さら
に第４のＭＯＳトランジスタであるｎＭＯＳトランジス
タＭ４のソースが接続され、インバーター３の入力端子
も接続される。また、ＮＯＲ回路６の一方の入力端子も
接続されている。ｎＭＯＳトランジスタＭ２は、そのド
レインが出力端子２に接続され、そのソースが接地電圧
線に接続されている。ｎＭＯＳトランジスタＭ２のゲー
トは、ＮＯＲ回路８の出力端子に接続され、Ｎ０Ｒｕ路
８により制御される。このｎＭＯＳトランジスタＭ２の
ゲートには、さらに第３のＭＯＳトランジスタであるｎ
ＭＯＳトランジスタＭ３のソースが接続され、ＮＯＲ回
路５の一方の入力端子も接続されている。
ｎＭＯＳトランジスタＭ、のゲートに入力端子が接続す
るインバーター３は、ｐＭＯＳトランジスタ４を制御す
る。このｐＭＯＳトランジスタ４は、出力端子２のレベ
ルを引き上げるためのものであり、ｐＭＯＳトランジス
タ４のソースには、電源電圧Ｖｃｃが供給される。従っ
て、ｎＭＯｓＭＯＳトランジスタＭ−ト電圧Ｖｒ、Ｈが
“Ｈ゛レベル高レベル）になった時には、インバーター
３の出力レベルが“Ｌ゛レベル低レベル）になり、ｐＭ
ＯＳトランジスタ４がオンになって、出力端子２の電圧
が引き上げられる。
るインバーター３は、ｐＭＯＳトランジスタ４を制御す
る。このｐＭＯＳトランジスタ４は、出力端子２のレベ
ルを引き上げるためのものであり、ｐＭＯＳトランジス
タ４のソースには、電源電圧Ｖｃｃが供給される。従っ
て、ｎＭＯｓＭＯＳトランジスタＭ−ト電圧Ｖｒ、Ｈが
“Ｈ゛レベル高レベル）になった時には、インバーター
３の出力レベルが“Ｌ゛レベル低レベル）になり、ｐＭ
ＯＳトランジスタ４がオンになって、出力端子２の電圧
が引き上げられる。
上記ＮＯＲ回路７．８は、センスアンプからの信号に応
じて、それぞれ出力段のｎＭＯＳトランジスタＭ １．
Ｍ ２を駆動する制御回路である。Ｎ。
じて、それぞれ出力段のｎＭＯＳトランジスタＭ １．
Ｍ ２を駆動する制御回路である。Ｎ。
Ｒ回路７は２人力であって、一方の入力端子はセンスア
ンプを構成するｎＭＯＳトランジスタ１４のドレインに
接続され、他方の入力端子にはアウトプットイネーブル
信号ＯＥが供給される。Ｎ。
ンプを構成するｎＭＯＳトランジスタ１４のドレインに
接続され、他方の入力端子にはアウトプットイネーブル
信号ＯＥが供給される。Ｎ。
Ｒ回路７の出力端子は上記ｎＭＯＳトランジスタＭ、の
ゲートに接続される。ＮＯＲ回路８もＮＯＲ回路７と同
様に、２人力であって、一方の入力端子はセンスアンプ
を構成するｎＭＯＳトランジスタ１３のドレインに接続
され、他方の入力端子にはアウトプットイネーブル信号
ＯＥが供給される。ＮＯＲ回路８の出力端子は上記ｎＭ
ＯＳトランジスタＭ２のゲートに接続される。
ゲートに接続される。ＮＯＲ回路８もＮＯＲ回路７と同
様に、２人力であって、一方の入力端子はセンスアンプ
を構成するｎＭＯＳトランジスタ１３のドレインに接続
され、他方の入力端子にはアウトプットイネーブル信号
ＯＥが供給される。ＮＯＲ回路８の出力端子は上記ｎＭ
ＯＳトランジスタＭ２のゲートに接続される。
上記ＮＯＲ回路５，６は、出力段の１ＭＯＳトランジス
タＭｚ、Ｍ＋ のゲートの充電用のｎＭＯｓトランジス
タＭ ３ 、 Ｍ ＜を駆動するための回路である。Ｎ
ＯＲ回路５は２人力であって、一方の入力端子は１ＭＯ
３トランジスタＭ２のゲートに接続され、他方の入力端
子はアウトプットイネーブル信号ＯＥが供給される。そ
のＮＯＲ回路５の出力端子は、１ＭＯ３トランジスタＭ
４のゲートに接続され、この１ＭＯＳトランジスタＭ、
を駆動する。ＮＯＲ回路６もＮＯＲ回路５と同様に２人
力であって、一方の入力端子は１ＭＯＳトランジスタＭ
、のゲートに接続され、他方の入力端子はアウトプット
イネーブル信号ＯＥが供給される。そのＮＯＲ回路６の
出力端子は、１ＭＯＳトランジスタＭ３のゲートに接続
され、この１ＭＯＳトランジスタＭ３を駆動する。
タＭｚ、Ｍ＋ のゲートの充電用のｎＭＯｓトランジス
タＭ ３ 、 Ｍ ＜を駆動するための回路である。Ｎ
ＯＲ回路５は２人力であって、一方の入力端子は１ＭＯ
３トランジスタＭ２のゲートに接続され、他方の入力端
子はアウトプットイネーブル信号ＯＥが供給される。そ
のＮＯＲ回路５の出力端子は、１ＭＯ３トランジスタＭ
４のゲートに接続され、この１ＭＯＳトランジスタＭ、
を駆動する。ＮＯＲ回路６もＮＯＲ回路５と同様に２人
力であって、一方の入力端子は１ＭＯＳトランジスタＭ
、のゲートに接続され、他方の入力端子はアウトプット
イネーブル信号ＯＥが供給される。そのＮＯＲ回路６の
出力端子は、１ＭＯＳトランジスタＭ３のゲートに接続
され、この１ＭＯＳトランジスタＭ３を駆動する。
１ＭＯＳトランジスタＭ ３９Ｍ ４は、出力段の１Ｍ
ＯＳトランジスタＭ ２ 、 Ｍ ＋ のゲートを充電
する１ま ための回路であり、出力データが反転する時では、オン
状態となって、亮速なゲートの充電が行われる。ｎＭＯ
ｓトランジスタＭ３のゲートは、ＮＯＲ回路６の出力端
子に接続され、ドレインは電源電圧Ｖｃｃが供給される
。そして、そのソースは１ＭＯＳトランジスタＭ２のゲ
ートに接続される。
ＯＳトランジスタＭ ２ 、 Ｍ ＋ のゲートを充電
する１ま ための回路であり、出力データが反転する時では、オン
状態となって、亮速なゲートの充電が行われる。ｎＭＯ
ｓトランジスタＭ３のゲートは、ＮＯＲ回路６の出力端
子に接続され、ドレインは電源電圧Ｖｃｃが供給される
。そして、そのソースは１ＭＯＳトランジスタＭ２のゲ
ートに接続される。
１ＭＯＳトランジスタＭ４のゲートは、ＮＯＲ回路５の
出力端子に接続され、ドレインは電源電圧Ｖｃｃが供給
される。そして、そのソースはｎＭ。
出力端子に接続され、ドレインは電源電圧Ｖｃｃが供給
される。そして、そのソースはｎＭ。
ＳトランジスタＭ、のゲートに接続される。これら１Ｍ
ＯＳトランジスタＭ３Ｍａは、そのソースが電位変化す
る出力段のｎＭＯ３ｌ−ランジスタＭ２、Ｍｌのゲート
に接続されることから、ソースゲート間の電圧が闇値電
圧■い以下になった時では、当該ｎＭＯ３ｌ−ランジス
タＭ、、Ｍ４はオフ状態になる。従って、オフの期間だ
け、スイッチングノイズが低減されることになる。
ＯＳトランジスタＭ３Ｍａは、そのソースが電位変化す
る出力段のｎＭＯ３ｌ−ランジスタＭ２、Ｍｌのゲート
に接続されることから、ソースゲート間の電圧が闇値電
圧■い以下になった時では、当該ｎＭＯ３ｌ−ランジス
タＭ、、Ｍ４はオフ状態になる。従って、オフの期間だ
け、スイッチングノイズが低減されることになる。
このような出力回路１に転送されるデータは、センスア
ンプから送られる。そのセンスアンプは、一対の２ＭＯ
Ｓトランジスタ１１．１２と、一対２ のｎＭＯＳトランジスタ１３．１４と、定電流源及びス
イッチとして機能する１ＭＯＳトランジスタ１５からな
る。このセンスアンプは、メモリセルからの信号を増幅
する。一対のｐＭＯＳトランジスタ１１．１２は、各ソ
ースに電源電圧Ｖｃｃが供給され、一方のｐＭＯＳトラ
ンジスタのドレインと他方の２ＭＯＳトランジスタのゲ
ートが相互に接続される。１ＭＯＳトランジスタ１４は
、２ＭＯＳトランジスタ１２のドレインに、そのドレイ
ンが接続され、そのゲートにはメモリセルからの信号り
が供給される。１ＭＯＳトランジスタ１３は、ｐＭＯＳ
トランジスタ１１のドレインに、そのドレインが接続さ
れ、そのゲートにはメモリセルからの信号りが供給され
る。なお、信号りは信号りを反転したレベルを有する。
ンプから送られる。そのセンスアンプは、一対の２ＭＯ
Ｓトランジスタ１１．１２と、一対２ のｎＭＯＳトランジスタ１３．１４と、定電流源及びス
イッチとして機能する１ＭＯＳトランジスタ１５からな
る。このセンスアンプは、メモリセルからの信号を増幅
する。一対のｐＭＯＳトランジスタ１１．１２は、各ソ
ースに電源電圧Ｖｃｃが供給され、一方のｐＭＯＳトラ
ンジスタのドレインと他方の２ＭＯＳトランジスタのゲ
ートが相互に接続される。１ＭＯＳトランジスタ１４は
、２ＭＯＳトランジスタ１２のドレインに、そのドレイ
ンが接続され、そのゲートにはメモリセルからの信号り
が供給される。１ＭＯＳトランジスタ１３は、ｐＭＯＳ
トランジスタ１１のドレインに、そのドレインが接続さ
れ、そのゲートにはメモリセルからの信号りが供給され
る。なお、信号りは信号りを反転したレベルを有する。
ｎＭＯＳトランジスタ１５はソースに接地電圧ＧＮＤが
供給され、そのゲートにイコライズ信号ＥＱが供給され
る。従って、イコライズ信号ＥＱが“Ｈ”レベルの時、
センスアンプが作動し、逆に“Ｌ゛°°レベル、センス
アンプは作動しない。
供給され、そのゲートにイコライズ信号ＥＱが供給され
る。従って、イコライズ信号ＥＱが“Ｈ”レベルの時、
センスアンプが作動し、逆に“Ｌ゛°°レベル、センス
アンプは作動しない。
ｐＭＯｓトランジスタ１６，１７．１８は、プルアップ
とイコライズのためのＭＯＳトランジスタである。これ
らはイコライズ信号ＥＱにより制御される。ｐＭＯＳト
ランジスタ１６１７のソースには、電源電圧Ｖｃｃが供
給される。ｐＭＯＳトランジスタ１６のドレインは、２
ＭＯＳトランジスタ１２のドレインに接続され、２ＭＯ
Ｓトランジスタ１７のドレインは、ｐＭＯＳトランジス
タ１１のドレインに接続する。これらｐＭＯ３ｌ−ラン
ジスタ１６．１７のゲートには、イコライズ信号ＥＱが
供給され、イコライズ信号ＥＱが“°Ｌ°“レベルの時
にｐＭＯ３ｌ−ランジスタ１６，１７の各ドレインの電
位がプルアップされる。ｐＭＯＳトランジスタ１８はイ
コライズ用のトランジスタである。この２ＭＯＳトラン
ジスタ１８のソース及びドレインは、ｐＭＯＳトランジ
スタ１１．１２の各ドレインにそれぞれ接続され、イコ
ライズ信号ＥＱが“Ｌ”レベルになった時に、両ドレイ
ン間を短絡させてイコライズする。
とイコライズのためのＭＯＳトランジスタである。これ
らはイコライズ信号ＥＱにより制御される。ｐＭＯＳト
ランジスタ１６１７のソースには、電源電圧Ｖｃｃが供
給される。ｐＭＯＳトランジスタ１６のドレインは、２
ＭＯＳトランジスタ１２のドレインに接続され、２ＭＯ
Ｓトランジスタ１７のドレインは、ｐＭＯＳトランジス
タ１１のドレインに接続する。これらｐＭＯ３ｌ−ラン
ジスタ１６．１７のゲートには、イコライズ信号ＥＱが
供給され、イコライズ信号ＥＱが“°Ｌ°“レベルの時
にｐＭＯ３ｌ−ランジスタ１６，１７の各ドレインの電
位がプルアップされる。ｐＭＯＳトランジスタ１８はイ
コライズ用のトランジスタである。この２ＭＯＳトラン
ジスタ１８のソース及びドレインは、ｐＭＯＳトランジ
スタ１１．１２の各ドレインにそれぞれ接続され、イコ
ライズ信号ＥＱが“Ｌ”レベルになった時に、両ドレイ
ン間を短絡させてイコライズする。
次に、第２図を参照しながら、この出力回路１の動作に
ついて説明する。
ついて説明する。
まず、はじめに信号りが°′Ｈ゛レベルである場合、セ
ンスアンプの作動によって、ＮＯＲ回路７にはセンスア
ンプから“′Ｌ”レベルの信号が供給され、ＮＯＲ回路
８にはセンスアンプから“Ｈ゛レベル信号が供給される
。そして、ＮＯＲ回路７の出力すなわちｎＭＯｓトラン
ジスタＭ、のゲート電圧ＶＧＨが” Ｈ”レベルであり
、ＮＯＲ回路８の出力すなわちｎＭＯｓトランジスタＭ
２のゲート電圧■。１が”Ｌ”ルベルであったものとす
る（第２図の（ａ）参照。）。なお、この段階でイコラ
イズ信号ＥＱはＨ”レベル（第２図の（ｂ）参照。
ンスアンプの作動によって、ＮＯＲ回路７にはセンスア
ンプから“′Ｌ”レベルの信号が供給され、ＮＯＲ回路
８にはセンスアンプから“Ｈ゛レベル信号が供給される
。そして、ＮＯＲ回路７の出力すなわちｎＭＯｓトラン
ジスタＭ、のゲート電圧ＶＧＨが” Ｈ”レベルであり
、ＮＯＲ回路８の出力すなわちｎＭＯｓトランジスタＭ
２のゲート電圧■。１が”Ｌ”ルベルであったものとす
る（第２図の（ａ）参照。）。なお、この段階でイコラ
イズ信号ＥＱはＨ”レベル（第２図の（ｂ）参照。
）であり、アウトプットイネーブル信号ＯＥは” Ｌ
” レベルである。
” レベルである。
時刻１．でイコライズ信号ＥＱが°′Ｈ゛レベルから°
゛Ｌ゛Ｌ゛レベルする。すると、ｎＭＯｓトランジスタ
１５がオフになってセンスアンプの作動が停止し、同時
にｐＭＯ３ｌ−ランジスタ１６゜１７．１８が作動する
。その結果、イコライズとプルアップが行われ、ＮＯＲ
回路７のセンスアン５ プ側の入力端子のレベルが上昇する。ＮＯＲ回路７のセ
ンスアンプ側の入力端子のレベルが、当該ＮＯＲ回路の
閾値電圧Ｖｔｈを越えたところで、ＮＯＲ回路７の出力
レベルが”Ｈ”レベルから“Ｌ“°レベルに変化し、そ
れに伴って、ｎＭＯＳトランジスタＭ１のゲート電圧Ｖ
ＧＨが立ち下がることになる。
゛Ｌ゛Ｌ゛レベルする。すると、ｎＭＯｓトランジスタ
１５がオフになってセンスアンプの作動が停止し、同時
にｐＭＯ３ｌ−ランジスタ１６゜１７．１８が作動する
。その結果、イコライズとプルアップが行われ、ＮＯＲ
回路７のセンスアン５ プ側の入力端子のレベルが上昇する。ＮＯＲ回路７のセ
ンスアンプ側の入力端子のレベルが、当該ＮＯＲ回路の
閾値電圧Ｖｔｈを越えたところで、ＮＯＲ回路７の出力
レベルが”Ｈ”レベルから“Ｌ“°レベルに変化し、そ
れに伴って、ｎＭＯＳトランジスタＭ１のゲート電圧Ｖ
ＧＨが立ち下がることになる。
時刻ｔ２では、オン状態にあったｎＭＯＳトランジスタ
Ｍ４とＮＯＲ回路７の低レベル側に引くように作動する
駆動ＭＯＳトランジスタの各ドライブ能力に応じたレベ
ルに至る。また、時刻ｔ２よりやや遅れた時刻ｔ３では
ＮＯＲ回路６を介してｎＭＯＳトランジスタＭ３がオン
状態になり、同様にｎＭＯＳ トランジスタＭ３とＮＯ
Ｒ回路８の低レベル側に引くように作動する駆動ＭＯＳ
トランジスタの各ドライブ能力に応じたレベルに至る。
Ｍ４とＮＯＲ回路７の低レベル側に引くように作動する
駆動ＭＯＳトランジスタの各ドライブ能力に応じたレベ
ルに至る。また、時刻ｔ２よりやや遅れた時刻ｔ３では
ＮＯＲ回路６を介してｎＭＯＳトランジスタＭ３がオン
状態になり、同様にｎＭＯＳ トランジスタＭ３とＮＯ
Ｒ回路８の低レベル側に引くように作動する駆動ＭＯＳ
トランジスタの各ドライブ能力に応じたレベルに至る。
次に、時刻ｔ４でイコライズ信号ＥＱが再び“Ｌ”レベ
ルから“ｌ Ｈｌ”レベルに変化する。すると、まずセ
ンスアンプが作動し、信号りが“′Ｌ”。
ルから“ｌ Ｈｌ”レベルに変化する。すると、まずセ
ンスアンプが作動し、信号りが“′Ｌ”。
６
レベルに転じたとすると、センスアンプの出力すなわち
、ＮＯＲ回路７のセンスアンプ側の入力端子のレベルが
“Ｈ”レベルになり、ＮＯＲ回路８のセンスアンプ側の
入力端子のレベルが“°Ｌ”レベルになる。このような
入力レベルの変化によって、ＮＯＲ回路７の出力は前述
の中間的なレベルからより低い“′Ｌ“レベルに変化し
、Ｎ０Ｒｕ路８の出力は前述の中間的なレベルから“Ｈ
゛レベル変化する。そのレベル変化に伴い、ｎＭＯｓト
ランジスタＭ２のゲート電圧ＶＧＬは、ｎＭＯｓトラン
ジスタＭ３の駆動とＮＯＲ回路８の駆動によって、高速
に充電され、そのレベルが高速に上昇する。ＮＯＲ回路
８の出力が“Ｈ”レベルになることで、ＮＯＲ回路５の
出力はＩ Ｌ Ｉ”レベルになり、ｎＭＯｓトランジス
タＭ４はオフになる。
、ＮＯＲ回路７のセンスアンプ側の入力端子のレベルが
“Ｈ”レベルになり、ＮＯＲ回路８のセンスアンプ側の
入力端子のレベルが“°Ｌ”レベルになる。このような
入力レベルの変化によって、ＮＯＲ回路７の出力は前述
の中間的なレベルからより低い“′Ｌ“レベルに変化し
、Ｎ０Ｒｕ路８の出力は前述の中間的なレベルから“Ｈ
゛レベル変化する。そのレベル変化に伴い、ｎＭＯｓト
ランジスタＭ２のゲート電圧ＶＧＬは、ｎＭＯｓトラン
ジスタＭ３の駆動とＮＯＲ回路８の駆動によって、高速
に充電され、そのレベルが高速に上昇する。ＮＯＲ回路
８の出力が“Ｈ”レベルになることで、ＮＯＲ回路５の
出力はＩ Ｌ Ｉ”レベルになり、ｎＭＯｓトランジス
タＭ４はオフになる。
したがって、ｎＭＯＳトランジスタＭＩのゲート電圧Ｖ
ＧＨは、ｎＭＯＳ トランジスタＭ４に影響されること
なく、ＮＯＲ回路７の出力レベル通り“Ｌ゛レベルされ
る。この段階で出力端子２のレベルＤ。ｕｔ （第２
図の（Ｃ）参照。）が下がり始め、ノイズレベル（第２
図の（ｄ）参照。）が少し増大することになる。
ＧＨは、ｎＭＯＳ トランジスタＭ４に影響されること
なく、ＮＯＲ回路７の出力レベル通り“Ｌ゛レベルされ
る。この段階で出力端子２のレベルＤ。ｕｔ （第２
図の（Ｃ）参照。）が下がり始め、ノイズレベル（第２
図の（ｄ）参照。）が少し増大することになる。
次に、ｎＭＯＳトランジスタＭ２のゲート電圧Ｖａｔが
上昇して行き、時刻ｔ５でｎＭＯＳトランジスタＭ３の
ゲート−ソース間電圧が闇値電圧■ｌ以下となる。する
と、ｎＭＯＳトランジスタＭ３がオフになり、ｎＭＯＳ
トランジスタＭ２のゲートはＮＯＲ回路８のみで充電さ
れ、ゲート電圧ＶＧＬの上昇速度は低速化する。このた
め、時刻ｔ５より後では、そのノイズレベルは小さくな
って、スイッチングノイズによる弊害が防止されること
になる。
上昇して行き、時刻ｔ５でｎＭＯＳトランジスタＭ３の
ゲート−ソース間電圧が闇値電圧■ｌ以下となる。する
と、ｎＭＯＳトランジスタＭ３がオフになり、ｎＭＯＳ
トランジスタＭ２のゲートはＮＯＲ回路８のみで充電さ
れ、ゲート電圧ＶＧＬの上昇速度は低速化する。このた
め、時刻ｔ５より後では、そのノイズレベルは小さくな
って、スイッチングノイズによる弊害が防止されること
になる。
このような作動を行う本実施例の出力回路を、出力段の
ＭＯＳトランジスタのゲートの充放電等の行われない従
来の出力回路と比較してみると、第３図〜第５図に示す
ような効果が得られる。
ＭＯＳトランジスタのゲートの充放電等の行われない従
来の出力回路と比較してみると、第３図〜第５図に示す
ような効果が得られる。
第３図は、ゲート電圧ＶＧＬの比較を示しており、曲線
Ｆ１が本実施例の出力回路の曲線であり、曲線Ｆ２が従
来の出力回路の曲線である。本実施例の出力回路の方が
、前述のようにｎＭＯＳトランジスタＭ３によって、急
速な充電が行われるために、高速にレベルが遷移し、且
つ、ｎＭＯＳトランジスタＭ３がオフになった後では、
緩やかに電圧が上昇するが、全体的に従来の出力回路よ
りも高速にレベルが遷移する。
Ｆ１が本実施例の出力回路の曲線であり、曲線Ｆ２が従
来の出力回路の曲線である。本実施例の出力回路の方が
、前述のようにｎＭＯＳトランジスタＭ３によって、急
速な充電が行われるために、高速にレベルが遷移し、且
つ、ｎＭＯＳトランジスタＭ３がオフになった後では、
緩やかに電圧が上昇するが、全体的に従来の出力回路よ
りも高速にレベルが遷移する。
第４図は、スイッチングノイズであるＧＮＤノイズの比
較を示しており、曲線Ｆ３が本実施例の出力回路の曲線
であり、曲線Ｆ４が従来の出力回路の曲線である。この
曲線Ｆ３．Ｆ、からも明らかなように、ノイズのレベル
の差は小さいが、そのピークの位置は、本実施例の出力
回路の方が早期に現れる。しかし、第６図に示した出力
回路と比較した場合では、曲線Ｆ３のノイズレベルは十
分に小さなものとなる。
較を示しており、曲線Ｆ３が本実施例の出力回路の曲線
であり、曲線Ｆ４が従来の出力回路の曲線である。この
曲線Ｆ３．Ｆ、からも明らかなように、ノイズのレベル
の差は小さいが、そのピークの位置は、本実施例の出力
回路の方が早期に現れる。しかし、第６図に示した出力
回路と比較した場合では、曲線Ｆ３のノイズレベルは十
分に小さなものとなる。
第５図は、出力端子の電圧を比較したものであり、曲線
Ｆ５が本実施例の出力回路の曲線であり、曲線Ｆ６が従
来の出力回路の曲線である。第５図に示すように、明ら
かに本実施例の出力回路の方が高速に出力できることが
判る。
Ｆ５が本実施例の出力回路の曲線であり、曲線Ｆ６が従
来の出力回路の曲線である。第５図に示すように、明ら
かに本実施例の出力回路の方が高速に出力できることが
判る。
以上のように、本実施例の出力回路では、レベ９
ルを変化させて出力する際にｎＭＯＳトランジスタＭ
ｎ 、 Ｍ ａがＮＯＲ回路７，８と共に動作するため
に、高速な出力が可能である。また、高速なレベルの遷
移が行われた後で、ゲート電圧がｎＭＯＳトランジスタ
Ｍ３．Ｍ４の閾値電圧Ｖｔｈ以下になった時では、それ
らｎＭＯＳトランジスタＭ３．Ｍ４がオフ状態に転じる
。このためスイッチングノイズをｎＭＯＳトランジスタ
Ｍ：ｌ、Ｍ４を作動させたままにする場合に比較して低
く抑えることができる。また、高速なレベルの遷移のた
めに設けられるＭＯＳトランジスタＭ ３ 、 Ｍ ａ
を本実施例のように同じ導電型とすることで、製造上の
ばらつきが生じた場合でも安定した動作が可能である。
ｎ 、 Ｍ ａがＮＯＲ回路７，８と共に動作するため
に、高速な出力が可能である。また、高速なレベルの遷
移が行われた後で、ゲート電圧がｎＭＯＳトランジスタ
Ｍ３．Ｍ４の閾値電圧Ｖｔｈ以下になった時では、それ
らｎＭＯＳトランジスタＭ３．Ｍ４がオフ状態に転じる
。このためスイッチングノイズをｎＭＯＳトランジスタ
Ｍ：ｌ、Ｍ４を作動させたままにする場合に比較して低
く抑えることができる。また、高速なレベルの遷移のた
めに設けられるＭＯＳトランジスタＭ ３ 、 Ｍ ａ
を本実施例のように同じ導電型とすることで、製造上の
ばらつきが生じた場合でも安定した動作が可能である。
〔発明の効果］
本発明の出力回路は、第３．第４のＭＯＳトランジスタ
が、出力段のＭＯＳトランジスタのゲート電圧の遷移に
寄与するため、高速な出力レベルの遷移が可能である。
が、出力段のＭＯＳトランジスタのゲート電圧の遷移に
寄与するため、高速な出力レベルの遷移が可能である。
そして、これら第３．第４のＭＯＳトランジスタは、そ
のソースが出力段の０ Ｍ２Ｓトランジスタのゲートと接続するために、出力段
のＭＯＳトランジスタのゲート電圧が上昇して第３．第
４のＭＯＳトランジスタの闇値電圧を割り込んだ時には
、レベルの遷移の速度は遅くなることになる。このため
スイッチングノイズを低減することができる。さらに、
第３．第４のＭＯＳトランジスタを同導電型とした時で
は、製造上のばらつきに強いものとなる。
のソースが出力段の０ Ｍ２Ｓトランジスタのゲートと接続するために、出力段
のＭＯＳトランジスタのゲート電圧が上昇して第３．第
４のＭＯＳトランジスタの闇値電圧を割り込んだ時には
、レベルの遷移の速度は遅くなることになる。このため
スイッチングノイズを低減することができる。さらに、
第３．第４のＭＯＳトランジスタを同導電型とした時で
は、製造上のばらつきに強いものとなる。
第１図は本発明の出力回路の一例の回路図、第２図はそ
の一例の動作を説明するための波形図、第３図は上記−
例と従来の出力回路の出力段のＭＯＳトランジスタのゲ
ート電圧の変化を比較した波形図、第４図は上記−例と
従来の出力回路のＧＮＤノイズの変化を比較した波形図
、第５図は上記−例と従来の出力回路の出力端子の電圧
の変化を比較した波形図、第６図は本発明に先行する技
術の回路図、第７図はその先行する技術にかかる出力回
路と従来の出力回路の出力段のＭＯＳトランジスタのゲ
ート電圧の変化を比較した波形図である。 Ｍｌ、 Ｍ２． Ｍ３． Ｍ４ ”−ｎ Ｍ ＯＳ ト
ランジスタト・・出力回路 ２・・・出力端子 ５．６，７． 訃・・ＮＯＲ回路
の一例の動作を説明するための波形図、第３図は上記−
例と従来の出力回路の出力段のＭＯＳトランジスタのゲ
ート電圧の変化を比較した波形図、第４図は上記−例と
従来の出力回路のＧＮＤノイズの変化を比較した波形図
、第５図は上記−例と従来の出力回路の出力端子の電圧
の変化を比較した波形図、第６図は本発明に先行する技
術の回路図、第７図はその先行する技術にかかる出力回
路と従来の出力回路の出力段のＭＯＳトランジスタのゲ
ート電圧の変化を比較した波形図である。 Ｍｌ、 Ｍ２． Ｍ３． Ｍ４ ”−ｎ Ｍ ＯＳ ト
ランジスタト・・出力回路 ２・・・出力端子 ５．６，７． 訃・・ＮＯＲ回路
Claims (2)
- （１）電源電圧線と出力端子にソース・ドレインが接続
される第１のＭＯＳトランジスタと、接地電圧線と上記
出力端子にソース・ドレインが接続される第２のＭＯＳ
トランジスタとを有する出力段と、 上記出力段の各ＭＯＳトランジスタの各ゲートに接続さ
れ出力データに応じて該ゲートの電圧を制御する制御回
路と、 上記第１のＭＯＳトランジスタのゲート電圧に応じて制
御され上記第２のＭＯＳトランジスタのゲートにソース
が接続されると共にドレインに所定の電圧が与えられる
第３のＭＯＳトランジスタと、 上記第２のＭＯＳトランジスタのゲート電圧に応じて制
御され上記第１のＭＯＳトランジスタのゲートにソース
が接続されると共にドレインに所定の電圧が与えられる
第４のＭＯＳトランジスタとを有することを特徴とする
出力回路。 - （２）上記第３のＭＯＳトランジスタと上記第４のＭＯ
Ｓトランジスタは、同じ導電型のチャンネルを有するこ
とを特徴とする請求項（１）記載の出力回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014061A JPH03219495A (ja) | 1990-01-24 | 1990-01-24 | 出力回路 |
| KR1019910000995A KR950006333B1 (ko) | 1990-01-24 | 1991-01-22 | 출력회로 |
| US07/644,627 US5132574A (en) | 1990-01-24 | 1991-01-23 | Mos output circuit |
| EP91400162A EP0439407B1 (en) | 1990-01-24 | 1991-01-24 | MOS output circuit |
| DE69120097T DE69120097T2 (de) | 1990-01-24 | 1991-01-24 | MOS-Ausgangsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014061A JPH03219495A (ja) | 1990-01-24 | 1990-01-24 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03219495A true JPH03219495A (ja) | 1991-09-26 |
Family
ID=11850576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014061A Pending JPH03219495A (ja) | 1990-01-24 | 1990-01-24 | 出力回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5132574A (ja) |
| EP (1) | EP0439407B1 (ja) |
| JP (1) | JPH03219495A (ja) |
| KR (1) | KR950006333B1 (ja) |
| DE (1) | DE69120097T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5304874A (en) * | 1991-05-31 | 1994-04-19 | Thunderbird Technologies, Inc. | Differential latching inverter and random access memory using same |
| KR940008718B1 (ko) * | 1991-10-25 | 1994-09-26 | 삼성전자 주식회사 | 직류 전류를 제거한 데이타 출력버퍼 |
| US5347183A (en) * | 1992-10-05 | 1994-09-13 | Cypress Semiconductor Corporation | Sense amplifier with limited output voltage swing and cross-coupled tail device feedback |
| DE4400872A1 (de) * | 1994-01-14 | 1995-07-20 | Philips Patentverwaltung | Ausgangstreiberschaltung |
| KR960013859B1 (ko) * | 1994-02-07 | 1996-10-10 | 현대전자산업 주식회사 | 반도체 소자의 데이타 출력버퍼 |
| JPH0883491A (ja) * | 1994-09-13 | 1996-03-26 | Mitsubishi Denki Eng Kk | データ読出回路 |
| KR100238247B1 (ko) * | 1997-05-16 | 2000-01-15 | 윤종용 | 고속 저전력 신호라인 드라이버 및 이를 이용한 반도체메모리장치 |
| US5963060A (en) * | 1997-10-07 | 1999-10-05 | Intel Corporation | Latching sense amplifier |
| KR101274701B1 (ko) * | 2007-03-20 | 2013-06-12 | 엘지디스플레이 주식회사 | 트랜지스터의 전압 대 전류 비 측정방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4144590A (en) * | 1976-12-29 | 1979-03-13 | Texas Instruments Incorporated | Intermediate output buffer circuit for semiconductor memory device |
| JPS56101694A (en) * | 1980-01-18 | 1981-08-14 | Nec Corp | Semiconductor circuit |
| JPS5942690A (ja) * | 1982-09-03 | 1984-03-09 | Toshiba Corp | 半導体記憶装置 |
| JPS59181829A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Corp | 半導体素子の出力バツフア回路 |
| EP0136486A2 (en) * | 1983-09-06 | 1985-04-10 | Motorola, Inc. | Latching output buffer |
| JPH0817037B2 (ja) * | 1987-12-03 | 1996-02-21 | 松下電子工業株式会社 | スタティックｒａｍの出力回路 |
-
1990
- 1990-01-24 JP JP2014061A patent/JPH03219495A/ja active Pending
-
1991
- 1991-01-22 KR KR1019910000995A patent/KR950006333B1/ko not_active Expired - Fee Related
- 1991-01-23 US US07/644,627 patent/US5132574A/en not_active Expired - Fee Related
- 1991-01-24 DE DE69120097T patent/DE69120097T2/de not_active Expired - Fee Related
- 1991-01-24 EP EP91400162A patent/EP0439407B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR910014942A (ko) | 1991-08-31 |
| EP0439407B1 (en) | 1996-06-12 |
| KR950006333B1 (ko) | 1995-06-14 |
| DE69120097T2 (de) | 1996-11-28 |
| US5132574A (en) | 1992-07-21 |
| EP0439407A2 (en) | 1991-07-31 |
| DE69120097D1 (de) | 1996-07-18 |
| EP0439407A3 (en) | 1992-11-19 |
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