JPH03219713A - バッファアンプ - Google Patents
バッファアンプInfo
- Publication number
- JPH03219713A JPH03219713A JP1470890A JP1470890A JPH03219713A JP H03219713 A JPH03219713 A JP H03219713A JP 1470890 A JP1470890 A JP 1470890A JP 1470890 A JP1470890 A JP 1470890A JP H03219713 A JPH03219713 A JP H03219713A
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- Japan
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- fet
- buffer amplifier
- drain
- constant
- resistor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000000295 complement effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、主としてオーディオ増幅器の分野において
インピーダンス変換のために用いられるバッフ７アンプ
に間し、特性を向上ならしめ、かつ部品点数を減少せし
め得るものである。
インピーダンス変換のために用いられるバッフ７アンプ
に間し、特性を向上ならしめ、かつ部品点数を減少せし
め得るものである。
〔従来の技術］
一般に、この種のバッフ７アンプとして、第４図に示す
ソース・フォロアー段の相補型バッフ７アンプが知られ
ている。第４図において、Ｑｌ、Ｑ２はＦＥＴ （電界
効果トランジスタ）であり、ソース・フォロアが形成さ
れ、かつ相補型に接続されている。Ｒ１，Ｒ２は抵抗で
あり、前記ＦＥＴＱ１、Ｑ２のソースに夫々一端が接続
され、他端は互いに接続されてこの接続点が出力端子１
に接続されている。２は入力端子てあり、該入力端子は
前記ＦＥＴ Ｑｌ、Ｑ２のゲートに夫々接続されてい
る。Ｑ３、Ｑ４は定電流負荷となるトランジスタであり
、そのベースは電源電圧＋Ｖｃｃ、 −Ｖｃｃ（その端
子を符号３．４て示す）を出力端子ｌとの間で分割する
分割抵抗Ｒ３とＲ４の接続点及び分割抵抗Ｒ５とＲ６の
接続点に夫々接続されている。
ソース・フォロアー段の相補型バッフ７アンプが知られ
ている。第４図において、Ｑｌ、Ｑ２はＦＥＴ （電界
効果トランジスタ）であり、ソース・フォロアが形成さ
れ、かつ相補型に接続されている。Ｒ１，Ｒ２は抵抗で
あり、前記ＦＥＴＱ１、Ｑ２のソースに夫々一端が接続
され、他端は互いに接続されてこの接続点が出力端子１
に接続されている。２は入力端子てあり、該入力端子は
前記ＦＥＴ Ｑｌ、Ｑ２のゲートに夫々接続されてい
る。Ｑ３、Ｑ４は定電流負荷となるトランジスタであり
、そのベースは電源電圧＋Ｖｃｃ、 −Ｖｃｃ（その端
子を符号３．４て示す）を出力端子ｌとの間で分割する
分割抵抗Ｒ３とＲ４の接続点及び分割抵抗Ｒ５とＲ６の
接続点に夫々接続されている。
前記トランジスタＱ３、Ｑ４のコレクタは夫々前記ＦＥ
Ｔ Ｑｌ、Ｑ２のドレインへ、またエミッタは抵抗Ｒ
７、Ｒ８を介して前記端子３．４に接続され−でいる。
Ｔ Ｑｌ、Ｑ２のドレインへ、またエミッタは抵抗Ｒ
７、Ｒ８を介して前記端子３．４に接続され−でいる。
上記のように構成されたバッファアンプでは、ＦＥＴ
Ｑｌ、Ｑ２の動作電流はトランジスタＱ３、抵抗Ｒ３
、Ｒ４、Ｒ７と、トランジスタＱ４、抵抗Ｒ５、Ｒ６、
Ｒ８によって決定される。
Ｑｌ、Ｑ２の動作電流はトランジスタＱ３、抵抗Ｒ３
、Ｒ４、Ｒ７と、トランジスタＱ４、抵抗Ｒ５、Ｒ６、
Ｒ８によって決定される。
上記のバッファアンプにおいて、仮に入力端子２を接地
して前記したＦＥＴ Ｑ＋、Ｑ２のゲート電流とトラ
ンジスタＱ３、Ｑ４のベース電流を零として直流的な動
作を考えると、この場合にはトランジスタＱ３のヘース
電位Ｖ８が、 て与えられ、前記トランジスタＱ３のエミッタ電位ＶＥ
は Ｖε：Ｖ［ｌ＋ＶｌｌＥ と与えられる。このとき、Ｑｌのドレイン電流１（１は
抵抗Ｒ７の両端電圧と抵抗Ｒ７の抵抗値によってに・り である。いま電源電圧がΔＶ変動したと仮定すると、Ｆ
ＥＴ Ｑ＋のドレイン電流の変動分ΔＩＤはとなる。
して前記したＦＥＴ Ｑ＋、Ｑ２のゲート電流とトラ
ンジスタＱ３、Ｑ４のベース電流を零として直流的な動
作を考えると、この場合にはトランジスタＱ３のヘース
電位Ｖ８が、 て与えられ、前記トランジスタＱ３のエミッタ電位ＶＥ
は Ｖε：Ｖ［ｌ＋ＶｌｌＥ と与えられる。このとき、Ｑｌのドレイン電流１（１は
抵抗Ｒ７の両端電圧と抵抗Ｒ７の抵抗値によってに・り である。いま電源電圧がΔＶ変動したと仮定すると、Ｆ
ＥＴ Ｑ＋のドレイン電流の変動分ΔＩＤはとなる。
［発明が解決しようとする課題］
上記したように、第４図について説明したバッファアン
プでは、電源電圧の変動がＦＥＴ Ｑ。
プでは、電源電圧の変動がＦＥＴ Ｑ。
のドレイン電流を変動させやすく、またトランジスタＱ
３のＶＩＥの変動も前記ドレイン電流を変動させる。
３のＶＩＥの変動も前記ドレイン電流を変動させる。
このように、トランジスタＱ３、Ｑ４と抵抗Ｒ３、Ｒ４
、Ｒ５、Ｒ６，Ｒ？、Ｒ８を組合せた定電流回路を有す
る第４図のバッファアンプでは、定電流性が低いため、
前記ＦＥＴ Ｑ＋、Ｑ２の動作が安定せず、バッファ
アンプの特性に悪影響を及ぼしている。
、Ｒ５、Ｒ６，Ｒ？、Ｒ８を組合せた定電流回路を有す
る第４図のバッファアンプでは、定電流性が低いため、
前記ＦＥＴ Ｑ＋、Ｑ２の動作が安定せず、バッファ
アンプの特性に悪影響を及ぼしている。
この発明は上記した従来のバッファアンプの欠点を除去
するものであり、定電流性を高めて特性を向上ならしめ
、かつ部品点数を減少せしめ得るものである。
するものであり、定電流性を高めて特性を向上ならしめ
、かつ部品点数を減少せしめ得るものである。
［課題を解決するための手段］
上記の課題を解決するために、この発明は、ソース・フ
ォロアを含んだトランジスタ構成による相補型のバッフ
ァアンプにおいて、 前記ソース・フォロアのドレイン電流を、接合ＦＥＴを
用いて定電流化したことを特徴とするものである。
ォロアを含んだトランジスタ構成による相補型のバッフ
ァアンプにおいて、 前記ソース・フォロアのドレイン電流を、接合ＦＥＴを
用いて定電流化したことを特徴とするものである。
［作用］
上記のように構成されたバッファアンプでは、前記ソー
ス・フォロアのドレイン電流を、接合ＦＥＴを用いて定
電流化したので、定電流性を高めて特性を向上ならしめ
得る。
ス・フォロアのドレイン電流を、接合ＦＥＴを用いて定
電流化したので、定電流性を高めて特性を向上ならしめ
得る。
因に、接合ＦＥＴはそのＶＧＳを一定に侃ち、Ｖｏｓを
大きくしていくと、ドレイン・ゲート間の逆バイアスの
ためチャネル幅が狭くなり、通過できる電流が制限され
、ドレイン電流１ｏはＶＤＳの増加に無間係に一定の値
となる。
大きくしていくと、ドレイン・ゲート間の逆バイアスの
ためチャネル幅が狭くなり、通過できる電流が制限され
、ドレイン電流１ｏはＶＤＳの増加に無間係に一定の値
となる。
第５図は上記の接合ＦＥＴを用いた定電流回路であり、
符号Ｑ５はＦＥＴを、またＲはそのソースに接続された
抵抗を示す。この第５図の定電流回路において、ＦＥＴ
Ｑ５のＶＧＳはＶｃｓ＝Ｉｏ番 Ｒ て与えられ、Ｉｏが一定であればＶＣＳも一定となり、
また上述したようにＩＤはＶ［ｌＳが変化しても一定と
なる。
符号Ｑ５はＦＥＴを、またＲはそのソースに接続された
抵抗を示す。この第５図の定電流回路において、ＦＥＴ
Ｑ５のＶＧＳはＶｃｓ＝Ｉｏ番 Ｒ て与えられ、Ｉｏが一定であればＶＣＳも一定となり、
また上述したようにＩＤはＶ［ｌＳが変化しても一定と
なる。
この発明は上記第５図の定電流回路をバッファアンプの
定電流回路として用いたものである。
定電流回路として用いたものである。
［実施例］
以下に、この発明の第１の実施例を第１図について説明
する。第１図はソース・フォロアー段の相補型バッファ
アンプを示すものであり、この第１図において、前記従
来例を説明した第４図と同一符号は同効のものを示す。
する。第１図はソース・フォロアー段の相補型バッファ
アンプを示すものであり、この第１図において、前記従
来例を説明した第４図と同一符号は同効のものを示す。
符号Ｑｌ、Ｑ２は前記したＦＥＴであり、ソース・フォ
ロアを形成している。Ｑｅ、Ｑｌは定電流負荷となる接
合ＦＥＴである。前記のＦＥＴ Ｑａのソースは抵抗
Ｒ９を介してＦＥＴ Ｑｌのドレインに接続され、ま
たＦＥＴ ＱｓのゲートはＦＥＴ Ｑｔのドレイン
に接続されている。ＦＥＴ Ｑｅのドレインは前記し
た端子３に接続されている。一方、ＦＥＴＱ７のドレイ
ンは抵抗ＲＩＧを介して前記端子４に接続され、ＦＥＴ
Ｑｖのゲートは前記端子４に接続されている。また
、ＦＥＴ ＱｖのソースはＦＥＴ Ｑ２のドレイン
に接続されている。
ロアを形成している。Ｑｅ、Ｑｌは定電流負荷となる接
合ＦＥＴである。前記のＦＥＴ Ｑａのソースは抵抗
Ｒ９を介してＦＥＴ Ｑｌのドレインに接続され、ま
たＦＥＴ ＱｓのゲートはＦＥＴ Ｑｔのドレイン
に接続されている。ＦＥＴ Ｑｅのドレインは前記し
た端子３に接続されている。一方、ＦＥＴＱ７のドレイ
ンは抵抗ＲＩＧを介して前記端子４に接続され、ＦＥＴ
Ｑｖのゲートは前記端子４に接続されている。また
、ＦＥＴ ＱｖのソースはＦＥＴ Ｑ２のドレイン
に接続されている。
上記第１図のように構成されたバッフ７アンプでは、Ｆ
ＥＴ Ｑ＋のドレイン電流Ｉｏ＋は前記ＦＥＴ Ｑ
ｓのゲート・ドレイン間電圧Ｖ ＧＤ３にかかわらずＦ
ＥＴ Ｑｅのゲート・ソース間に接続されている前記
の抵抗Ｒ９により一定に保たれ、その値は て与えられる。同様にして、ＦＥＴ Ｑ２のドレイン
電流Ｉ０２は前記抵抗Ｒ１［ｌにより一定に保たれる。
ＥＴ Ｑ＋のドレイン電流Ｉｏ＋は前記ＦＥＴ Ｑ
ｓのゲート・ドレイン間電圧Ｖ ＧＤ３にかかわらずＦ
ＥＴ Ｑｅのゲート・ソース間に接続されている前記
の抵抗Ｒ９により一定に保たれ、その値は て与えられる。同様にして、ＦＥＴ Ｑ２のドレイン
電流Ｉ０２は前記抵抗Ｒ１［ｌにより一定に保たれる。
上記のＦＥＴ Ｑ＋、Ｑａ、Ｑｌとして同じＦＥＴを
用い、ＦＥＴ Ｑ２として前記ＦＥＴ Ｑ＋等とは
コンプリメンタリ・ペアを組むＦＥＴを用いれば、抵抗
Ｒ１、Ｒ２、Ｒ９、ＲＩＧを同じ抵抗値とすることがで
きる。
用い、ＦＥＴ Ｑ２として前記ＦＥＴ Ｑ＋等とは
コンプリメンタリ・ペアを組むＦＥＴを用いれば、抵抗
Ｒ１、Ｒ２、Ｒ９、ＲＩＧを同じ抵抗値とすることがで
きる。
第２図は第２の実施例を示すものであり、前記第１図と
同一符号のものは同効のものを示す。第２図のバッファ
アンプが第１図のものと異なる点は、定電流回路を構成
するＮチャネルのＦＥＴＱ７に代え、ＰチャネルのＦＥ
Ｔ Ｑｓを用い、かつＦＥＴ Ｑｖのドレインと端
子４０間に接続されていた抵抗ＲＩＧに代え、ＦＥＴ
ＱｅのソースとＦＥＴ Ｑ２のドレイン間に接続さ
れた抵抗Ｒ１１を用いた点である。尚、ＦＥＴ Ｑａ
のゲートはＦＥＴ Ｑ２のドレインに接続されている
。
同一符号のものは同効のものを示す。第２図のバッファ
アンプが第１図のものと異なる点は、定電流回路を構成
するＮチャネルのＦＥＴＱ７に代え、ＰチャネルのＦＥ
Ｔ Ｑｓを用い、かつＦＥＴ Ｑｖのドレインと端
子４０間に接続されていた抵抗ＲＩＧに代え、ＦＥＴ
ＱｅのソースとＦＥＴ Ｑ２のドレイン間に接続さ
れた抵抗Ｒ１１を用いた点である。尚、ＦＥＴ Ｑａ
のゲートはＦＥＴ Ｑ２のドレインに接続されている
。
上記第２図のバッファアンプのように構成してもＦＥＴ
Ｑ＋、Ｑ２のドレイン電流Ｉｏ１、ＩＤ２を一定に
保つことができる。また、第２図のように構成すること
により、上下対称にできる利点をも有する。
Ｑ＋、Ｑ２のドレイン電流Ｉｏ１、ＩＤ２を一定に
保つことができる。また、第２図のように構成すること
により、上下対称にできる利点をも有する。
第３図は第３の実施例を示すものであり、前記第１図の
バッファアンプと同一符号は同効のものを示す。第３図
のバッファアンプはＦＥＴ Ｑｌ、Ｑ２により形成さ
れたソース・フォロアとトランジスタＱ９、Ｑ＋ｏによ
り形成されたエミッタ・フォロアの２段構成からなるも
のであり、トランジスタＱ９のエミッタからＦＥＴ
Ｑ＋へ、トランジスタＱ＋ｏエミッタからＦＥＴ Ｑ
２へ夫々ブートストラップしている。ＦＥＴ Ｑｅ、
Ｑｌは前記したような定電流負荷であり、またＤＩ、Ｄ
２は前記トランジスタＱ９、Ｑ＋ｏにバイアスをかける
ための電圧シフト用の発光ダイオードである。
バッファアンプと同一符号は同効のものを示す。第３図
のバッファアンプはＦＥＴ Ｑｌ、Ｑ２により形成さ
れたソース・フォロアとトランジスタＱ９、Ｑ＋ｏによ
り形成されたエミッタ・フォロアの２段構成からなるも
のであり、トランジスタＱ９のエミッタからＦＥＴ
Ｑ＋へ、トランジスタＱ＋ｏエミッタからＦＥＴ Ｑ
２へ夫々ブートストラップしている。ＦＥＴ Ｑｅ、
Ｑｌは前記したような定電流負荷であり、またＤＩ、Ｄ
２は前記トランジスタＱ９、Ｑ＋ｏにバイアスをかける
ための電圧シフト用の発光ダイオードである。
上記第３図のように構成されたバッファアンプでもＦＥ
Ｔ Ｑ＋、Ｑ２のドレイン電流ＩＣＩＩ、ＩＤ２を一
定に保つことができる。
Ｔ Ｑ＋、Ｑ２のドレイン電流ＩＣＩＩ、ＩＤ２を一
定に保つことができる。
［発明の効果］
この発明は上記したようであり、バッファアンプの動作
電流を電源電圧、その他の要因によって変動しにくい安
定なものにすることができ、従って電源電圧変動除去比
、歪率、Ｓ／Ｎ比などの特性が優れ、また部品点数の少
ないバッファアンプを得ることができる。
電流を電源電圧、その他の要因によって変動しにくい安
定なものにすることができ、従って電源電圧変動除去比
、歪率、Ｓ／Ｎ比などの特性が優れ、また部品点数の少
ないバッファアンプを得ることができる。
第１図はこの発明の第１の実施例を示すバッファアンプ
の回路図、第２図は第２の実施例を示すバッファアンプ
の回路図、第３図は第３の実施例を示すバッファアンプ
の回路図、第４図は従来のバッファアンプの回路図、第
５図はこの発明を説明するための定電流回路の回路図で
ある。 Ｑｌ、 Ｑ２、 Ｑａ、 Ｑｌ、 Ｑｓ：ＦＥＴ、Ｑ（
１、Ｑ＋ａ：トランジスタ、１：出力端子、２：入力端
子。
の回路図、第２図は第２の実施例を示すバッファアンプ
の回路図、第３図は第３の実施例を示すバッファアンプ
の回路図、第４図は従来のバッファアンプの回路図、第
５図はこの発明を説明するための定電流回路の回路図で
ある。 Ｑｌ、 Ｑ２、 Ｑａ、 Ｑｌ、 Ｑｓ：ＦＥＴ、Ｑ（
１、Ｑ＋ａ：トランジスタ、１：出力端子、２：入力端
子。
Claims (1)
- 【特許請求の範囲】 ソース・フォロアを含んだトランジスタ構成による相補
型のバッファアンプにおいて、 前記ソース・フォロアのドレイン電流を、接合ＦＥＴを
用いて定電流化したことを特徴とするバッファアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1470890A JPH03219713A (ja) | 1990-01-24 | 1990-01-24 | バッファアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1470890A JPH03219713A (ja) | 1990-01-24 | 1990-01-24 | バッファアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03219713A true JPH03219713A (ja) | 1991-09-27 |
Family
ID=11868667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1470890A Pending JPH03219713A (ja) | 1990-01-24 | 1990-01-24 | バッファアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03219713A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008082059A1 (en) * | 2006-12-29 | 2008-07-10 | Ok-Sang Jin | Amplifier with damping resistor in constant current load |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57180214A (en) * | 1981-04-13 | 1982-11-06 | Tektronix Inc | Buffer amplifier |
| JPS58136119A (ja) * | 1982-02-05 | 1983-08-13 | Pioneer Electronic Corp | 増幅回路 |
| JPS5911015A (ja) * | 1982-06-28 | 1984-01-20 | テクトロニツクス・インコ−ポレイテツド | 緩衝増幅器 |
-
1990
- 1990-01-24 JP JP1470890A patent/JPH03219713A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57180214A (en) * | 1981-04-13 | 1982-11-06 | Tektronix Inc | Buffer amplifier |
| JPS58136119A (ja) * | 1982-02-05 | 1983-08-13 | Pioneer Electronic Corp | 増幅回路 |
| JPS5911015A (ja) * | 1982-06-28 | 1984-01-20 | テクトロニツクス・インコ−ポレイテツド | 緩衝増幅器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008082059A1 (en) * | 2006-12-29 | 2008-07-10 | Ok-Sang Jin | Amplifier with damping resistor in constant current load |
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