JPS58136119A - 増幅回路 - Google Patents
増幅回路Info
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- JPS58136119A JPS58136119A JP57017930A JP1793082A JPS58136119A JP S58136119 A JPS58136119 A JP S58136119A JP 57017930 A JP57017930 A JP 57017930A JP 1793082 A JP1793082 A JP 1793082A JP S58136119 A JPS58136119 A JP S58136119A
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- JP
- Japan
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- buffer
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- transistor
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3044—Junction FET SEPP output stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3076—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with symmetrical driving of the end stage
- H03F3/3077—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with symmetrical driving of the end stage using Darlington transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は増幅回路に関し、特に出力電力増幅段がエミッ
タフォロワ構成の５ＥＰＰ（シングルエンデツドグッシ
ーグル）型式の増幅回路に関する。
タフォロワ構成の５ＥＰＰ（シングルエンデツドグッシ
ーグル）型式の増幅回路に関する。
電力増幅段がＢ級の５ＥＰＰ型式であってかつバイポー
ラトランジスタによるエミッタフォロワ構成とされた増
幅回路がある。出力段がエミッタフォロワ回路として動
作する関係上増幅出力信号に歪を生じる欠点がある。か
かる欠点を第１図に示す回路を用いて詳述する。図示の
如く、エミッタフォロワトランジスタＱ１のベース電流
をｉｂ１ベース〜エミッタ間電圧電圧ＢＥ５電流増幅率
をＡ／６とすると、次式が成立する。
ラトランジスタによるエミッタフォロワ構成とされた増
幅回路がある。出力段がエミッタフォロワ回路として動
作する関係上増幅出力信号に歪を生じる欠点がある。か
かる欠点を第１図に示す回路を用いて詳述する。図示の
如く、エミッタフォロワトランジスタＱ１のベース電流
をｉｂ１ベース〜エミッタ間電圧電圧ＢＥ５電流増幅率
をＡ／６とすると、次式が成立する。
ｅｏ＋ｖＢＥ十〜・ｉ、＝ｅ、・・・・・・（１）ここ
に、ｅ、ｅ、は回路の入出力電圧、馬は入力０
＄ 抵抗である。そして、 ｉ、＝ｅ、／（１＋ｈｆ、 ）・ＲＬ−・・・・・・・
・（２）であるから、（１）式は次式の如くなる。
に、ｅ、ｅ、は回路の入出力電圧、馬は入力０
＄ 抵抗である。そして、 ｉ、＝ｅ、／（１＋ｈｆ、 ）・ＲＬ−・・・・・・・
・（２）であるから、（１）式は次式の如くなる。
従って、出力ｅ。に歪を与える要素は、ｖＢｌとｈ ／
。
。
の非直線性である。上記（３）式でｖＢＦ、は零とする
ととはできないが、分母の有頂は、Ｒ７＝０即ち定電圧
駆動とすることにより零とすることが可能である。しか
し、実際にはＲ，＝０とすることは不可能であシ、実際
のＳ、ＢＰＰ回路においてはむしろＲ，＜＜町（１＋ｈ
ｆ、 ）となる様にしても負荷ＲＬが小さい場合には限
度がある。従って、ん、５．の非直線性による歪がエミ
ッタフォロワ型の５ＥＰＰ回路の出力歪のほとんどであ
り、これを極力減少させることか望まれる。
ととはできないが、分母の有頂は、Ｒ７＝０即ち定電圧
駆動とすることにより零とすることが可能である。しか
し、実際にはＲ，＝０とすることは不可能であシ、実際
のＳ、ＢＰＰ回路においてはむしろＲ，＜＜町（１＋ｈ
ｆ、 ）となる様にしても負荷ＲＬが小さい場合には限
度がある。従って、ん、５．の非直線性による歪がエミ
ッタフォロワ型の５ＥＰＰ回路の出力歪のほとんどであ
り、これを極力減少させることか望まれる。
一方、エミッタフォロワ回路の入力インビーダンス２．
は一般に次式で示される。
は一般に次式で示される。
ｚ６ ＝ｈ’６．十Ｒｒ、 （１＋Ａ／、 ）
−−−（４）ここに、ｈｉｅはトランジスタＱ１のエミ
ッタ接地人力抵抗である。この人力インピーダンス２・
の歪要を 素は崎、とＡ／、であり、ｈｉｅは電流と共に変化すル
カ、ｈ、、＜＜ ＲＬ （１＋Ａｆｇ ）であれば２．
はＲＬとん とでのみ表わされる。前記の如＜ ｈ、ｅ
は非直ｅ 練性を有し、更にＲＬとしてアクティブロード（例えば
スピーカ等）を用いた場合には、２は大きな非直線性を
呈するばかりか、位相も大きく変化する。この入力イン
ピーダンス２は前段回路の負荷＄ となるので前段回路自身も歪を発生することになる。更
に負帰還を施した場合、ループ利得の時間差等に起因し
て過渡特性が悪化する。
−−−（４）ここに、ｈｉｅはトランジスタＱ１のエミ
ッタ接地人力抵抗である。この人力インピーダンス２・
の歪要を 素は崎、とＡ／、であり、ｈｉｅは電流と共に変化すル
カ、ｈ、、＜＜ ＲＬ （１＋Ａｆｇ ）であれば２．
はＲＬとん とでのみ表わされる。前記の如＜ ｈ、ｅ
は非直ｅ 練性を有し、更にＲＬとしてアクティブロード（例えば
スピーカ等）を用いた場合には、２は大きな非直線性を
呈するばかりか、位相も大きく変化する。この入力イン
ピーダンス２は前段回路の負荷＄ となるので前段回路自身も歪を発生することになる。更
に負帰還を施した場合、ループ利得の時間差等に起因し
て過渡特性が悪化する。
従って、本発明の目的はエミッタフォロワ型の５ＥＰＰ
回路の歪発生を極力小とすると共に負荷九の５ＢＰＰ回
路の入力インピーダンス２．に対する影を 響をなくし歪のない過渡特性の良好な安定した増幅回路
を提供することである。
回路の歪発生を極力小とすると共に負荷九の５ＢＰＰ回
路の入力インピーダンス２．に対する影を 響をなくし歪のない過渡特性の良好な安定した増幅回路
を提供することである。
本発明による増幅回路は、電圧増幅段とエミ’）タフォ
ロワ型８ＥＰＰ電力増幅段との間にソースフォロワ構成
の電界効果トランジスタよりなるバッファを設けたこと
を特徴とするものである。
ロワ型８ＥＰＰ電力増幅段との間にソースフォロワ構成
の電界効果トランジスタよりなるバッファを設けたこと
を特徴とするものである。
以下に本発明を図面を用いて説明する。
第２図は本発明の実施例の回路図であシ、ＩがＡ級動作
をなす電圧増幅段であり、３がＢ級動作をなすコンプリ
メンタリバイポーラトランジスタＱ２−Ｑ５よシなる５
ＥＰＰ方式の電力増幅段であシ、ＮＰＮ）ランジスタＱ
２．Ｑ３及びＰＮＰ トランジスタＱ４．Ｑ５が夫々ダ
ーリントン構成とされ、トランジスタＱ３．Ｑ５の各エ
ミッタフォロワ出力がエミッタ抵抗Ｒ１，Ｒ２を夫々介
して図示せぬスピーカ等の負荷をシンシーグル駆動する
。トランジスタＱ２．Ｑ４のエミッタ間には抵抗Ｒ３が
設けられており、またトランジスタＱ２．Ｑ４のペース
間にはバイアス用ダイオードＤ１が挿入されている。
をなす電圧増幅段であり、３がＢ級動作をなすコンプリ
メンタリバイポーラトランジスタＱ２−Ｑ５よシなる５
ＥＰＰ方式の電力増幅段であシ、ＮＰＮ）ランジスタＱ
２．Ｑ３及びＰＮＰ トランジスタＱ４．Ｑ５が夫々ダ
ーリントン構成とされ、トランジスタＱ３．Ｑ５の各エ
ミッタフォロワ出力がエミッタ抵抗Ｒ１，Ｒ２を夫々介
して図示せぬスピーカ等の負荷をシンシーグル駆動する
。トランジスタＱ２．Ｑ４のエミッタ間には抵抗Ｒ３が
設けられており、またトランジスタＱ２．Ｑ４のペース
間にはバイアス用ダイオードＤ１が挿入されている。
２は電界効果トランジスタ（ＦＥＴ）によるソースフォ
ロワバッファであり、ＮチャンネルＦＥＴＱ６のソース
出力によりトランジスタＱ２のペースが駆動され、また
ＰチャンネルＦＥＴＱ、のソース出力によりトランジス
タＱ４のペースが駆動される。
ロワバッファであり、ＮチャンネルＦＥＴＱ６のソース
出力によりトランジスタＱ２のペースが駆動され、また
ＰチャンネルＦＥＴＱ、のソース出力によりトランジス
タＱ４のペースが駆動される。
ＦＥＴＱ６．Ｑ７の各ダートには、電圧増幅段ｌの出力
が抵抗Ｒ，，Ｒ８を介して夫々印加されておシ、ケ゛−
ト間には抵抗Ｒ６が、また抵抗Ｒ７とＲ８の入力端間に
はトランジスタＱ２〜Ｑ５及びＰＥＴ−Ｑ６゜Ｑ７のだ
めのバイアスダイオードＤ２ が夫々接続されている。
が抵抗Ｒ，，Ｒ８を介して夫々印加されておシ、ケ゛−
ト間には抵抗Ｒ６が、また抵抗Ｒ７とＲ８の入力端間に
はトランジスタＱ２〜Ｑ５及びＰＥＴ−Ｑ６゜Ｑ７のだ
めのバイアスダイオードＤ２ が夫々接続されている。
ＦＥＴＱ６．Ｑ、の各ドレインと電源との間には夫夫Ｎ
ＰＮ ｌ−ランジスタＱ８及びＰＮＰ トランジスタＱ
９が設けられており、カスコードアング構成となってい
る。このカスコードトランジスタＱ８．Ｑ９のペースに
は抵抗Ｒ４，Ｒ５による電圧が付与されており、そのた
めに定電流源■１及び■２を設けて、抵抗Ｒ，４，Ｒ’
５とダイオードＤ１との直列回路に一定電流を供給する
ようにしている。
ＰＮ ｌ−ランジスタＱ８及びＰＮＰ トランジスタＱ
９が設けられており、カスコードアング構成となってい
る。このカスコードトランジスタＱ８．Ｑ９のペースに
は抵抗Ｒ４，Ｒ５による電圧が付与されており、そのた
めに定電流源■１及び■２を設けて、抵抗Ｒ，４，Ｒ’
５とダイオードＤ１との直列回路に一定電流を供給する
ようにしている。
かかる構成によシ、電圧増幅段ｌよりの出力電圧は、Ｆ
ＥＴＱ６．Ｑ７のソースフォロワ動作によりそのまま電
力増幅段３のトランジスタＱ２．Ｑ４のペース駆動入力
となり、従来と同様の５ＥＰＰ動作をなす。ここで、Ｆ
ＥＴはその性質上電流増幅率が理論上存在しないために
、第１図のエミッタフォロワ回路で説明したように歪の
大部分を占めるＡ／、による成分が全く存在しなくなる
。更に、電圧増幅段から見たバッファ２０入力インピー
ダンスはＦＥＴバッファの入力インピーダンスとなって
極めて大きく、従って、同様に第１図の回路で説明した
如く負荷ＲＬの影響を全く受けず、よって電圧増幅段１
へ悪影響を及ぼすことはないから、負帰還回路としても
安定に動作する。
ＥＴＱ６．Ｑ７のソースフォロワ動作によりそのまま電
力増幅段３のトランジスタＱ２．Ｑ４のペース駆動入力
となり、従来と同様の５ＥＰＰ動作をなす。ここで、Ｆ
ＥＴはその性質上電流増幅率が理論上存在しないために
、第１図のエミッタフォロワ回路で説明したように歪の
大部分を占めるＡ／、による成分が全く存在しなくなる
。更に、電圧増幅段から見たバッファ２０入力インピー
ダンスはＦＥＴバッファの入力インピーダンスとなって
極めて大きく、従って、同様に第１図の回路で説明した
如く負荷ＲＬの影響を全く受けず、よって電圧増幅段１
へ悪影響を及ぼすことはないから、負帰還回路としても
安定に動作する。
更に、ＦＥＴバッファ２をカスコード回路としているた
めにカスコードアンプの有する利点をそのまま有し、回
路の特性向上が可能となる。特に、ＦＥＴＱ６．Ｑ７の
各ＶＤ８（ドｖイン−：／−ス間を圧）は、抵抗Ｒ４，
Ｒ５の定電流源■１．Ｉ２による一定電圧降下に等しい
値（トランジスタＱ８．Ｑ、のｖＢゆけ無視する）に維
持されるので、ＦＥＴＱ６゜Ｑ７の動作は極めて安定と
なる利点がある。
めにカスコードアンプの有する利点をそのまま有し、回
路の特性向上が可能となる。特に、ＦＥＴＱ６．Ｑ７の
各ＶＤ８（ドｖイン−：／−ス間を圧）は、抵抗Ｒ４，
Ｒ５の定電流源■１．Ｉ２による一定電圧降下に等しい
値（トランジスタＱ８．Ｑ、のｖＢゆけ無視する）に維
持されるので、ＦＥＴＱ６゜Ｑ７の動作は極めて安定と
なる利点がある。
この回路では、抵抗Ｒ４ｔＲ５に定電流源Ｉ、。
■２より電流供給をなすために、抵抗Ｒ４，Ｒ５の間に
ダイオードＤ１を用いる必要があり、よってダイオード
群Ｄ１．Ｄ２の素子の増加を招来している。
ダイオードＤ１を用いる必要があり、よってダイオード
群Ｄ１．Ｄ２の素子の増加を招来している。
またＦ Ｅ Ｔ Ｑ Ｂ ｓ Ｑ ｑの電流を二定値に
固定し難い欠点が生ずる。かかる欠点を除いたのが、第
３図の回路例であり、第２図と同等部分は同一符号によ
り示されている。
固定し難い欠点が生ずる。かかる欠点を除いたのが、第
３図の回路例であり、第２図と同等部分は同一符号によ
り示されている。
ＦＥＴバッファ２において、ＰチャンネルＦＥＴＱ１０
のソースがトランジスタＱ２のペース入力となり、また
ＮチャンネルＦＥＴＱ１１のソースがトランジスタＱ３
のペース入力となっている。両Ｆ’ＥＴＱ１０１Ｑ１１
のカスコードトランジスタとしてＰＮＰトランジスタＱ
１２及びＮＰＮ トランジスタＱ１３が夫々設けられて
おり、トランジスタＱ１２のコレクタは負電源へ、トラ
ンジスタＱ１３のコレクタは正電源へ夫々接続されてい
る。ＦＥＴＱｌｏ、Ｑｌｌの各ソースへ電流を供給すべ
く定電流源■４．■２が夫夫設けられており、各ＦＥＴ
Ｑ１ｏ、Ｑ１１のソース抵抗Ｒ９１”１０を介して定電
流源からの電流が、カスコード回路へ供給される。カス
コードトランジスタＱ１２ｔＱ１３の各ペースには定電
流源■２，１１の分岐電流が供給されている。そして、
両Ｆ Ｅ Ｔ Ｑ Ｉ Ｑ ＩＱｌｌのｒ−トに電圧増
幅段ｌよりの出力信号が直接印加されている。１の構成
については第２図のそれと同等である。
のソースがトランジスタＱ２のペース入力となり、また
ＮチャンネルＦＥＴＱ１１のソースがトランジスタＱ３
のペース入力となっている。両Ｆ’ＥＴＱ１０１Ｑ１１
のカスコードトランジスタとしてＰＮＰトランジスタＱ
１２及びＮＰＮ トランジスタＱ１３が夫々設けられて
おり、トランジスタＱ１２のコレクタは負電源へ、トラ
ンジスタＱ１３のコレクタは正電源へ夫々接続されてい
る。ＦＥＴＱｌｏ、Ｑｌｌの各ソースへ電流を供給すべ
く定電流源■４．■２が夫夫設けられており、各ＦＥＴ
Ｑ１ｏ、Ｑ１１のソース抵抗Ｒ９１”１０を介して定電
流源からの電流が、カスコード回路へ供給される。カス
コードトランジスタＱ１２ｔＱ１３の各ペースには定電
流源■２，１１の分岐電流が供給されている。そして、
両Ｆ Ｅ Ｔ Ｑ Ｉ Ｑ ＩＱｌｌのｒ−トに電圧増
幅段ｌよりの出力信号が直接印加されている。１の構成
については第２図のそれと同等である。
この回路構成により、第２図の回路と同じく良好な特性
を有する他に、ＦＥＴＱｌｏ、Ｑ、１のソース電流が定
電流源■４．Ｉ２の電流値により決定されて動作が安定
となること及び回路出力端が短絡された場合に当該電流
源１１．■２の電流値■。のｈ ／ 、倍（出力トラン
ジスタの電流増幅率）の値以上の電流が出力トランジス
タに瀝れることがないので、電流制限特性を有すること
等の利点がある。
を有する他に、ＦＥＴＱｌｏ、Ｑ、１のソース電流が定
電流源■４．Ｉ２の電流値により決定されて動作が安定
となること及び回路出力端が短絡された場合に当該電流
源１１．■２の電流値■。のｈ ／ 、倍（出力トラン
ジスタの電流増幅率）の値以上の電流が出力トランジス
タに瀝れることがないので、電流制限特性を有すること
等の利点がある。
更に第２図において必要だったダイオード群り。
が不要となる利点もある。
斜上の如く、本発明によれば５ＥＰＰ回路段の出力歪が
最小となり、またいかなる負荷が接続されても前段への
悪影響を及ぼすことがない。従って、歪の少ない過渡特
性の良い安定な負帰還増幅回路が得られる。また、電流
制限特性を有するので、特別に過電流保護回路を付加す
る必要がなく簡単な構成となるものである。
最小となり、またいかなる負荷が接続されても前段への
悪影響を及ぼすことがない。従って、歪の少ない過渡特
性の良い安定な負帰還増幅回路が得られる。また、電流
制限特性を有するので、特別に過電流保護回路を付加す
る必要がなく簡単な構成となるものである。
第１図はエミッタフォロワ回路の歪発生を説明する図、
第２図及び第３図は本発明の実施例の回路図である。 主要部分の符号の説明 １・・・電圧増幅段 ２・・・ＦＥ’ｒ”ノ
ファ３・・・５ＥＰＰ電力増幅段 Ｑ６ｔＱ７ｓＱ１０’５Ｑ１１−ソースフォロワＦＥＴ
Ｑ２〜Ｑ５・・・出力トランジスタ ＱＢ ＳＱ９ ＳＱ１２ ｓＱｌ ３・・・カスコード
トランジスタ出願人 ・ぐイオニア株式会社 代理人 弁理士藤 村 元 彦 第 １ 図 第２図 第３図
第２図及び第３図は本発明の実施例の回路図である。 主要部分の符号の説明 １・・・電圧増幅段 ２・・・ＦＥ’ｒ”ノ
ファ３・・・５ＥＰＰ電力増幅段 Ｑ６ｔＱ７ｓＱ１０’５Ｑ１１−ソースフォロワＦＥＴ
Ｑ２〜Ｑ５・・・出力トランジスタ ＱＢ ＳＱ９ ＳＱ１２ ｓＱｌ ３・・・カスコード
トランジスタ出願人 ・ぐイオニア株式会社 代理人 弁理士藤 村 元 彦 第 １ 図 第２図 第３図
Claims (3)
- （１）電圧増幅段とエミッタフォロワ形のシングルエン
デツドプッシュグル型式の電力増幅段との間にソースフ
ォロワ構成の電界効果トランジスタよりなるバッファを
設けたことを特徴とする増幅回路。 - （２）前記バッファは、前記電界効果トランジスタとカ
スコード接続されたカスコードトランジスタを有するこ
とを特徴とする特許請求の範囲第１項記載の増幅回路。 - （３）前記バッファは、前記電界効果トランジスタのソ
ースへ電流を供給する定電流源を有していることを特徴
とする特許請求の範囲第２項記載の増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57017930A JPS58136119A (ja) | 1982-02-05 | 1982-02-05 | 増幅回路 |
| US06/463,764 US4500849A (en) | 1982-02-05 | 1983-02-04 | Low noise power amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57017930A JPS58136119A (ja) | 1982-02-05 | 1982-02-05 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58136119A true JPS58136119A (ja) | 1983-08-13 |
Family
ID=11957479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57017930A Pending JPS58136119A (ja) | 1982-02-05 | 1982-02-05 | 増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4500849A (ja) |
| JP (1) | JPS58136119A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03219713A (ja) * | 1990-01-24 | 1991-09-27 | Akai Electric Co Ltd | バッファアンプ |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4665327A (en) * | 1984-06-27 | 1987-05-12 | Harris Corporation | Current to voltage interface |
| US4791383A (en) * | 1987-09-04 | 1988-12-13 | National Semiconductor Corporation | High speed current amplifier buffer circuit |
| US5120992A (en) * | 1991-07-03 | 1992-06-09 | National Semiconductor Corporation | CMOS output driver with transition time control circuit |
| RU2261526C2 (ru) * | 2003-07-30 | 2005-09-27 | Затыльский Лев Васильевич | Способ стабилизации напряжения на электродах сток-исток транзисторов выходного каскада широкополосного усилителя мощности и выходной каскад для его осуществления |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4390852A (en) * | 1981-04-13 | 1983-06-28 | Tektronix, Inc. | Buffer amplifier |
-
1982
- 1982-02-05 JP JP57017930A patent/JPS58136119A/ja active Pending
-
1983
- 1983-02-04 US US06/463,764 patent/US4500849A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03219713A (ja) * | 1990-01-24 | 1991-09-27 | Akai Electric Co Ltd | バッファアンプ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4500849A (en) | 1985-02-19 |
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