JPH0322065B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は集積回路の応力変換装置に関する。

〔本発明の背景〕

変換基準としてシリコンの圧抵抗効果すなわち
ピエゾ抵抗効果を半導体の応力ないし圧力用検出
器に利用することは周知であり、そのような応力
検出器は広く使用されている。そのような応力検
出器は発明者のマーシヤル（Marshall）氏より
本願の出願人に譲渡された、「応力検出装置」と
いう発明の名称を有する米国特許第4035823号と
第4125820号に開示されている。典型的には、ｎ
形伝導シリコン層に、半導体応力検出器つまりピ
エゾ抵抗器を形成するpn接合分離形抵抗器とし
て働くｐ形伝導領域が形成される。通常このピエ
ゾ抵抗器は、基板より成る半導体本体に設けら
れ、その基板は膜部とこの膜部をその周辺部分で
保持する支持部とを含む構造部を有する。ピエゾ
抵抗器すなわちpn接合分離形抵抗器は少なくと
もその一部が膜部に置かれる。膜部は動作中、応
力発生源にさらされる。ｐ形領域つまりピエゾ抵
抗器の２点間の抵抗について、圧力を加える前と
圧力印加中においてその抵抗の変化を測定するこ
とにより、基板の膜部でのピエゾ抵抗器の既知の
ピエゾ抵抗応答から、加えられている応力の大き
さを測定することができる。

半導体応力検出器すなわちピエゾ抵抗器の性能
特性は、ａ）ピエゾ抵抗器の内部のドーパント分
布（最大ドーパント濃度を含む）と、ｂ）ピエゾ
抵抗器を支持する力学的構造（つまり膜部におけ
るピエゾ抵抗器の部分の配置）とによつて大きく
左右される。

ある温度でのピエゾ抵抗器の総合抵抗値は、ピ
エゾ抵抗器が形成されている領域のドーパント原
子の総量に関連する。一方、ピエゾ抵抗器の抵抗
温度係数TCR（temperature coefficient of
resistance）は主として上記の領域での最大ドー
パント濃度に関連する。

加える応力が一定という条件で温度の関係とし
てのピエゾ抵抗器の抵抗値の変化は、ピエゾ抵抗
器の抵抗温度係数の分類項∂R／∂T／Ｒ（T0）
で、あるいは単に、∂R／∂Tによつて絶対単位で
記述することができる。一定周囲温度での応力の
関数としての抵抗値の変化は、応力検出器変換効
率∂R／∂（応力）であり、これを本発明ではPiと
記載する。

応力検出器変換効率Piは、温度に関しては、主
としてピエゾ抵抗器領域内での最大ドーパント濃
度値に関連することが確認されている。温度に依
存するこの変換効率は、加えられる応力に対する
抵抗変化∂R／∂（応力）の温度の関数としての変化 ∂²R／∂T∂（応力）であり、言い換えると、ピエゾ抵
抗 応力感度温度係数であり、本明細書では、Pi温度
係数と記載する。本明細書でPiとその温度係数の
両方をPi特性と言う。

ピエゾ抵抗器の性能特性は、ピエゾ抵抗器を支
持する力学的な機構、つまり膜部と支持部の構造
に強く左右される。熱で誘起されて応力検出器の
基板の膜部に生じる応力は、ピエゾ抵抗器の力学
的に支持機構における温度変化に由来する。この
熱で誘起される応力によつて、加えられる応力が
一定という条件の下でも温度が変化するとピエゾ
抵抗器の抵抗値に「シフト」を生じる。

半導体製造技術、特にイオン注入技術の進歩に
よつて抵抗器内でのドーパント分布、具体的には
シリコンに形成されたpn接合分離形抵抗器内の
ドーパント総量とそのような抵抗器内の最大ドー
パント濃度の両方、を精密に制御することが可能
となつた。このような製造技術の進歩によつて、
温度補償を実施できる程度に、温度係数とPi特性
についてのデバイスごとのバラツキを少くするこ
とが可能となつた。さらに、マーシヤル氏の発明
した米国特許第4035823号と、第4125820号に示さ
れているようにシリコンの膜部を作ることによつ
て、力学的な支持構造において熱的に誘起される
応力はかなり減少するので、温度補償が実用可能
となる。前述の２つの米国特許は、抵抗器のドー
パントの深さまたは位置とその最大ドーパント濃
度値を制御し、また検出器をその材料とは異なる
種類の材料の装着台に取付ける際の検出器の装着
の改善によつて、ほぼデバイスごとの温度特性に
おけるバラツキを少くした半導体応力検出器を開
示している。しかし多くの用途では、半導体応力
検出器のための公知の信号処理によつて得られる
ものよりも広い温度にわたつて、応力変換装置の
温度依存性を改善することが必要とされている。

すでに述べたように、抵抗温度係数とPi特性に
おけるデバイスごとのバラツキの少いピエゾ抵抗
検出器を作ることによつて、一般的な温度補償法
を用いることができ、それによつて所望の拡張し
た温度範囲にわたつて応力変換装置の性能特性を
改善することができる。現在知られている補償法
の多くは、特殊な部品を必要とするという欠点や
モノリシツク集積回路チツプに容易に作ることが
できないという欠点を有する。

〔本発明の概要〕

本発明は半導体応力検出器を含む応力検出回路
からの信号に応答する信号処理回路を含む集積回
路応力変換装置を提供するものである。信号処理
回路は、その出力信号が半導体検出器の応力感度
またはPi温度係数、検出器の抵抗温度係数および
熱的に誘起される応力から生ずるシフトに起因す
る検出器応力感度変動について補償されたものと
するための手段を含む。この装置では、手ごろな
費用で公知のモノリシツク集積回路製造方法を用
いて製造することができる１個のモノリシツク集
積回路チツプに、半導体検出器を含む応力検出回
路と、この応力検出回路の出力信号の温度特性を
補償する手段を含む信号処理回路との大部分が形
成される。応力検出回路は、更に、応力検出回路
の出力信号における、温度の関数としての応力感
度特性の直線性の向上を図る手段や、動作温度の
変化に起因するゼロシフトの補償を図る手段を含
むことができる。これらの手段は演算増幅器と補
償用抵抗器とを組合せることによつて実現され
る。この補償用抵抗器は、すべてが膜部と支持部
を含むモノリシツク集積回路のチツプに、検出器
抵抗器とは異なる位置に形成される。

〔好適な実施例の説明〕

ピエゾ抵抗器は、膜部と支持部の構造部を含む
シリコンのチツプに、前述のマーシヤル氏の発明
した２件の米国特許に記載されているように、膜
部に位置する部分と支持部に位置する部分がある
ように形成される。２個のピエゾ抵抗器は、半導
体の膜部の１カ所の応力検出位置に一緒に、ある
いは、ピエゾ抵抗器それぞれにより検出される応
力が最大となるような２つの位置に、あるいは何
かその他の位置に形成される。この１対のピエゾ
抵抗器は、各々がほぼ同一のドーパント分布を有
するものとなる製造方法で、ほぼ同時に全体が形
成される。概略的に説明すると、１対のピエゾ抵
抗器は、その一方が半導体材料つまりシリコン結
晶格子の縦方向の応力に主として応答し、その他
方が同じ結晶格子の横方向の応力に主として応答
するように、膜部に形成される。これらの１対の
ピエゾ抵抗器を、マーシヤル氏の２件の米国特許
に記載されているように、半径方向ピエゾ抵抗器
および接線方向ピエゾ抵抗器と記載することとす
る。この種の応力検出器の構造では、加えられる
応力に対する半径方向のピエゾ抵抗器の応答と接
線方向のピエゾ抵抗器の応答とは逆となる。すな
わち、共通に加えられる応力の変化に対して、一
方のピエゾ抵抗器の抵抗が増大すると、他方のピ
エゾ抵抗器の抵抗は減少する。１個の検出器から
得られる変化の２倍の出力信号変化を得るよう
な、１対の検出器の抵抗の変化を検出する回路が
用いられる。

第４Ａ図および第４Ｂ図は、マーシヤル氏の米
国特許第4035823号に示され、また直前に説明し
たものに類似した応力検出ピエゾ抵抗器を含む応
力検出装置の一部を、一般的に示すものである
が、実際の配置と寸法を正確に示すものではな
い。第４Ａ図と第４Ｂ図はそれぞれ応力検出装置
の上面図と側面図である。この応力検出装置は、
内側の比較的薄い半導体材料の膜部１０１と、膜
部をその周囲で保持する支持部１０２とを有し、
第１の伝導形の半導体材料チツプ１００より成
る。１０１はチツプの薄い部分で、その形が丸い
必要はないが、第４Ａおよび４Ｂ図においては丸
い形の部分として示されている。２個の抵抗器１
０３と１０４は半導体材料に作られ、各々の少な
くとも一部は膜部１０１に形成されている。第４
Ａ図に示す抵抗器１０３，１０４の境界内の領域
に、反対の第２の伝導形になるように半導体材料
のドーパント分布を形成することによつて、これ
らの抵抗器１０３，１０４は作られる。抵抗器１
０３と１０４の各々は、内部に同じドーパント分
布を有し、同じ伝導形である。第４Ａ図に輪郭で
示されているこれら抵抗器の境界は、半導体の
pn接合によつて形成されている。抵抗器１０３
と１０４は、応力に敏感な半導体ピエゾ抵抗器と
なるように単結晶半導体材料の結晶構造に対して
配向され、それらの応力に対する応答（すなわ
ち、抵抗対応力の特性）が前述のように相互に逆
となるように、円形の膜部に対してそれぞれ接線
応力検出素子および半径方向応力検出素子として
配向されている。

やはり第４Ａ図に示されているのは、半導体チ
ツプ１００の支持部１０２の内部と上あるいは多
分上のみ（以下、表面という）に作つた抵抗素子
１０５である。前述のように配置した抵抗素子１
０５は、チツプの半導体材料結晶構造に対する向
きに無関係に、膜部に加えられる応力に本質的に
鈍感である。支持部１０２に配置された抵抗素子
１０５のような抵抗素子は、ピエゾ抵抗器１０
３，１０４と同じ製造方法の諸工程で作つた領域
を有し、これら領域はその境界をなす半導体pn
接合で囲まれている。具体的に説明すると、抵抗
素子１０５は例えばピエゾ抵抗器１０３，１０４
と同じ方法の諸工程で半導体材料に形成され、従
つてピエゾ抵抗器１０３，１０４とほぼ同じ伝導
形と同じドーパント分布を有する。また、ピエゾ
抵抗器１０３と１０４の形成のために使用するの
とほぼ同じ方法の諸工程に多少の変更を加えて抵
抗素子１０５を形成し、抵抗素子１０５のドーパ
ント分布を多少異ならせることもできる。一方、
抵抗素子１０５と他の同様に用いられる抵抗素子
は、例えばチツプ上またはチツプの一部の上の絶
縁層上またはチツプの一部に被着された薄膜抵抗
器によつて形成されている抵抗領域でも良い。薄
膜抵抗器は応力に普通鈍感であり、そのようにチ
ツプの上に作ることができるからである。

さらに第４Ａ図に示されているのは、膜部１０
１を形成している半導体材料で作られ、応力に鈍
感であるようにこの半導体材料の結晶構造に対し
て配向された抵抗素子１０６である。抵抗素子１
０６はその全体が基板の膜部に示されているが、
応力に鈍感であるような配向を維持して抵抗素子
１０６の一部を支持部１０２に配置することもで
きる。抵抗素子１０６は、第４Ａ図において、図
示のＸ軸とＹ軸に対して45度の角度に配向されて
いる。抵抗素子１０６は抵抗素子１０５と同じよ
うに、半導体pn接合によつて作られた境界をも
つ領域の内部に、抵抗器１０３，１０４と同じ伝
導形と同じドーパント分布を有するものでもよ
く、あるいは異なるドーパント分布を有するもの
でも良い。抵抗素子１０６は、また膜部１０１に
おいて任意の方向に向けられた薄膜抵抗器領域で
あつても良い。そのような種類の抵抗器は応力に
対して十分鈍感に形成することができるからであ
る。

このようにして、応力検出素子１０３，１０４
と同じ半導体の膜部と支持部の構造部のチツプの
表面（内部と上にあるいは上のみに）に応力に対
して十分に鈍感な抵抗器を形成することが可能と
なる。さらに、応力に敏感な抵抗器と鈍感な抵抗
器の両方を同じ製造方法の諸工程を用いて作るこ
とができ、その結果としてそのような同じように
作つた抵抗器はすべてほぼ同じ伝導形とドーパン
ト分布を有することになる。そのような製造技術
の一例は、応力に敏感な抵抗器の両方を形成する
のに共通のイオンドーズを利用するイオン注入技
術であり、それによつてこれら応力に鈍感な抵抗
器と敏感な抵抗器は共通の伝導形およびほぼ同じ
ドーバント分布を有することになる。

当該技術分野で周知なように、半導体の膜部と
支持部の構造部のチツプの膜部で４素子ブリツジ
検出構造に接続された２対の半径方向応力検出素
子と接線方向応力検出素子（各々は第４図に示し
ているものと同じ）を使用すると、チツプの膜部
に加えられる応力に応答して次段の信号処理回路
に与えられる信号変化は同じ応力が加えられると
きにそのようなチツプの１対のピエゾ抵抗器によ
つて得られる信号変化の２倍である。

第１図、第５図および第６図に示す応力変換装
置の回路の各々には、４個の半導体応力検出素
子、つまりブリツジ回路に接続されたピエゾ抵抗
器RA，RB，RC，RDが設けられている。第１
図に示されているブリツジ回路の説明は、第５図
および第６図に示されているブリツジ回路の動作
も十分に説明することになろう。第１図の抵抗器
RAとRBは直列に接続されており、それぞれシ
リコンの膜部と支持部の構造部のチツプの膜部に
配置された接線方向のピエゾ抵抗検出器と半径方
向のピエゾ抵抗器である。それらの一方は前述の
ように、膜部に共通の応力を加えると、他方に比
べて反対の応答をする。抵抗器RAとRBの接線
点は電圧値VBを有する。抵抗器RCとRDもチツ
プの膜部に配置され、直列に接続され、それぞれ
半径方向のピエゾ抵抗検出器と接線方向のピエゾ
抵抗検出器である。抵抗器RCとRDの接続点は電
圧値VAを有する。第１図に示される両方の直列
対における接線方向の応力検出素子と半径方向の
応力検出素子とを、それらの接続の仕方を交換し
てブリツジ回路内での位置を入れ換えることがで
きる。これを行なうと、ブリツジ出力信号の極性
が反転する。

これら応力検出素子の対の他の接続点であるピ
エゾ抵抗器RAとRCの接続点は、値VOを有する
付勢電源１０に接続される。電源１０は電池の記
号で図示されているが、何かほかの共通の一定極
性電源であつてもよい。ピエゾ抵抗器RAとRC
の接続点は電圧値VXを有する。最後に、ピエゾ
抵抗器RBとRDの接続点は回路のゼロ基準電圧、
つまり大地に接続されている。片側でピエゾ抵抗
器RAとRBの接続点から、また反対側でピエゾ
抵抗器RCとRDの接続点から取つた。第１図のブ
リツジ出力信号電圧は、従つて電圧VAとVBで
ある。チツプの膜部に加えられる応力を指示する
最大ブリツジ出力信号を表わすために、これ以降
の信号処理用に選択したブリツジ回路からの出力
信号の電圧指示値は、これら電圧VAとVBの間
の差の値である。従つて、加えられた応力を表わ
していて応力変換装置の信号処理回路に与えられ
るブリツジ出力信号電圧は、VB−VAと表現さ
れる。信号処理回路で利用できるもう１つのブリ
ツジ回路からの信号の電圧表示値は、後述するよ
うに、VB＋VAと表現される。膜部に加えられ
る応力の変化に対するブリツジ出力信号電圧VB
−VAの感度は、ブリツジ回路を構成する個々の
検出素子つまりピエゾ抵抗器での応力変化に対す
る感度に左右されると共に、ブリツジに加えられ
る電圧値VXにも左右される。この電圧値VXは
電源１０の値VOに左右される。

第１図の別の形態においては、点線で示す抵抗
器RXが、電源１０と、ピエゾ抵抗器RAとRCの
接続点の間に設けられる。そうすると、後に説明
するように、ブリツジに加わる電圧VXは、電源
１０の値に依存するとともに、抵抗器RXの値
と、ピエゾ抵抗器RC，RDおよびピエゾ抵抗器
RA，RBの並列接続体の実効インピーダンスと
の比に左右される。RXの抵抗値は以下、ことわ
り書きがあるまでゼロに取る。

検出素子RAとRBの応力対抵抗特性が互いに
逆であるので、チツプの膜部に加えられる応力に
応答する電圧VAの変化は、すでに説明したよう
に検出素子を１個だけ使用するときの２倍であ
る。１個だけ使用の場合は、抵抗器RB，RC，
RDを応力に敏感にせずに抵抗器RAのみが応力
に敏感となるようにチツプを作ることによつて第
１図の回路で実現することができる。検出素子の
ブリツジをすでに記載したように構成すると、出
力信号電圧VAとVBもチツプの膜部に加えられ
る応力に応答して互いに逆に作用する。このよう
にして、そのように加えられる応力に対する電圧
VB−VAの変化は、ただ１対の検出素子（例え
ばRAとRB）を使用する、すなわち、前述のよ
うにチツプを作る際に１対の検出素子を応力に敏
感にしたときの２倍である。抵抗器RAとRBだ
けを応力に対して敏感にすることは、抵抗器RC
とRDをチツプに応力鈍感抵抗器として作るこ
と、つまり電圧VAを応力に対して一定にするこ
とに相当する。１個の検出素子、１対の検出素子
および２対の検出素子のいずれを選択することも
でき、いずれを選択したとしても、信号処理回路
に関連して下に説明する回路原理は変わりない。
加えられる応力が一定の場合、これら検出回路構
成のどれを選択して使用するかによつて、次の信
号処理回路に供給されるブリツジ回路出力電圧の
大きさのみが異なる。以下ではブリツジ回路に接
続した２対のピエゾ抵抗検出素子を使用する場合
を例にとつて説明する。

すでに説明したように、半導体ピエゾ抵抗検出
素子RA，RB，RCおよびRDの各々は、抵抗温
度係数と、ピエゾ抵抗器の応力感度温度係数つま
りPi温度係数の両方を有し、これら係数の各々は
主として、チツプの膜部において、ピエゾ抵抗検
出素子を構成する領域内の半導体材料における最
大ドーパント濃度に左右される。

半導体材料のピエゾ抵抗検出素子領域の最大ド
ーパント濃度が10¹⁷から10²⁰原子数／cm³までの範
囲内にあると、検出素子はかなり良好な感度と有
用な抵抗温度係数とPi特性を示す。この範囲のド
ーパント濃度においては、抵抗温度係数の値は最
大ドーパント濃度が変化すると大きく変化し、一
方、Pi特性は最大ドーパント濃度が同じように変
化してもあまり影響を受けない。このように、特
定のドーパント濃度を選択することによつて、Pi
特性を前述のドーパント濃度範囲で比較的一定に
保ちながら、ピエゾ抵抗検出素子の抵抗温度係数
を変えることができる。

検出素子内部の最大ドーパント濃度を含むドー
パント分布は、各集積回路変換器チツプを作る際
に容易に制御することができるので、その内部の
任意の複数の検出素子、つまり第１図のピエゾ抵
抗器RA，RB，RCおよびRDとして、同等でほ
ぼ同一の抵抗温度係数とPi特性を有するものを得
ることができる。最大ドーパント濃度のそのよう
なすぐれた制御は、制御中にイオン注入法を使用
することによつて実現することができる。

ピエゾ抵抗器RAとRBが一致した抵抗温度係
数を有し、各ピエゾ抵抗器のPi温度係数がゼロで
あると仮定して、第１図に示すブリツジ回路にお
ける温度による影響を次に説明する。加えられる
応力が一定の場合、ピエゾ抵抗器RAとRBの抵
抗値の比は、温度が変動しても一定に保たれる。
従つて、その分圧構造によつてRAとRBの抵抗
値の比に左右される出力電圧VBは、Pi温度係数
がゼロであると、ほぼ温度に無関係となる。同様
にして、RCとRDが同一の抵抗温度係数を有し、
各々のPi温度係数がゼロであると、電圧VAもほ
とんど温度に無関係になる。RAとRBの各々の
抵抗温度係数が一致し、そしてRCとRDの各々の
抵抗温度係数も一致すると、検出器のブリツジの
出力電圧VAとVB、従つて出力式VB−VAと
VB＋VAはたとえ検出素子対が別個に抵抗温度
係数を有していても、ほとんど温度に無関係とな
る。

ブリツジ検出構造を使用すると、抵抗温度係数
による温度の影響は除去されるが、Pi温度係数に
よる温度の影響は除去されない。それは、半径方
向と接線方向のピエゾ抵抗検出素子の応答が互い
に反対だからである。それぞれ同じように配置さ
れた個々の検出素子の間の温度についてと応力に
ついてのPi特性の膜部ごとの（すなわち、各隣接
するチツプの各膜部に同じように配置されたピエ
ゾ抵抗素子についてピエゾ抵抗素子ごとの）変動
が非常に小さくなるよう、シリコンの膜部と支持
部の構造部のチツプの各膜部の多数の検出素子に
ついて最大ドーパント濃度を精密に制御すること
が可能である。膜部ごとの、つまりチツプごと
の、Pi温度係数を同一にすることができるので、
各チツプ、つまり応力変換装置に同じ回路補償方
法を使用することによつて、Pi温度係数の影響を
補償することができる。従つて、チツプに第１図
に示すような４素子応力検出器ブリツジ回路を形
成している検出器構造が一定で、しかもそのよう
に構成されたチツプを作る方法が一定の場合、応
力を関数とするそのようなブリツジ回路の出力電
圧信号式VB−VAは、この方法で作られたこの
ブリツジ回路を有していてこの構成の検出素子つ
まりピエゾ抵抗器を有する各チツプでほぼ繰返し
再現可能な応力感度温度特性を有する。

第２図に示しているのは、第１図に示す４素子
ピエゾ抵抗検出器ブリツジ回路における応力に対
するVB−VAを表わしている、典型的なブリツ
ジ出力信号電圧特性である。ブリツジ回路はチツ
プの膜部に加えられる応力に応答し、各応答は異
なる温度T0，T1およびT2について図示されてい
る。ここでは以下の２つの結果が観察される。

１） 一定温度において、チツプの膜部に加えら
れる応力に対するブリツジ出力信号電圧式VB
−VAを示す各グラフは、一定温度T0，T1お
よびT2それぞれについて異なる傾斜を示して
いる。この傾斜はブリツジ検出回路の応力感度
を表わす。すなわち、加えられる応力の変化に
ついて得られるブリツジ出力電圧式VB−VA
の変化の割合を表わす。温度が変動することに
よつて生ずる傾斜の変化は、応力検出素子のPi
温度係数を示す。典型的に、応力感度Piは温度
と逆に増減し、第２図に示されているように、
温度が下がるほど応力感度が高くなる。

２） 加えられる応力が一定である場合、応力検
出素子のブリツジ出力信号電圧式VB−VAは
温度と共に変化する。この結果は、ピエゾ抵抗
器の支持構造に起因し、膜部に熱的に誘起され
てブリツジ出力式VB−VAに「シフト」を生
じさせる応力と、ピエゾ抵抗のPi特性との複合
効果に関連すると考えられる。第２図に示すよ
うに、温度が下がるとVB−VAは正の電圧方
向にずれ、温度が上がるとVB−VAは負の電
圧方向にずれる。典型的に、VB−VAの電圧
のずれの大きさは、同じ温度変化幅の場合、基
準温度から高い温度に変化するよりも、同じ基
準温度から低い温度に変化する場合の方が大き
い。しかし、検出器構造が異なると、ずれは異
なる。

通常、応力検出器ブリツジ回路出力電圧信号式
VB−VAの温度に関連するずれは、検出器の膜
部への外部からの「ゼロ圧力」入力で決定され
る。VB−VAの「ゼロ圧力」でのずれは通常
「ゼロシフト」と定義され、これは上でやはり
「シフト」と記載し熱的に誘起される応力による
ものに外ならない。ゼロ圧力以外の圧力基準を使
用することもできるが、その場合はずれをPi温度
係数の差に起因する部分と、熱的に誘起される応
力に起因する部分とに分けられない点に注意を要
する。また、測定されたゼロシフトには、各検出
素子の抵抗温度係数の不一致に起因するVB−
VAのずれへの寄与分が含まれるが、この寄与分
は通常非常に小さい。

このように、第１図のブリツジ回路を使用して
精密な応力変換装置を作るためには、応力検出回
路の感度の温度補償ができると共にブリツジ出力
電圧のゼロシフトの温度補償ができる補償回路を
設けなければならない。さらに、用途に応じて必
要となる精度によつては、ブリツジ検出回路の特
性における温度に対する直線性をさらに改善する
ための直線性補償手段も必要であろう。

第１図の応力変換装置の回路図において、検出
器ブリツジ回路は、信号処理回路の一部としての
平衡の取れた二重増幅段に接続される。この段は
２つの演算増幅器Ａ１とＡ２を含む。これら増幅
器の各々は２つの入力を有し、一方の領域に電圧
信号を印加すると出力にはその信号を反転し増幅
した信号が生じ、他方の入力に信号を印加すると
出力には反転されずに増幅された信号が生ずる。
増幅器Ａ１とＡ２の各々は高利得、高入力インピ
ーダンス、低出力インピーダンスという典型的な
演算増幅器の試特性を有し、また各々は十分に小
さな入力オフセツト電圧と電流、および十分に大
きな出力電圧スルーレートを有する。演算増幅器
Ａ１とＡ２それぞれの動作用に、異なる電圧値で
極性一定の２つの電源を利用するが、増幅器Ａ１
とＡ２に必要な接続とそのような電源は第２図に
示していない。適当な演算増幅器は、マユア
（R.Muir）氏が発明し、本願出願人に譲渡され、
「集積回路増幅器」という発明の名称を有する米
国特許出願第208359号に記載されている。ブリツ
ジ検出回路の出力電圧VAを生ずるピエゾ抵抗器
RCとRDの接続点は増幅器Ａ１の非反転入力に接
続されている。ブリツジ検出回路の出力電圧VB
を生ずるピエゾ抵抗器RAとRBの接続点は増幅
器Ａ２の非反転入力に接続されている。

出力電圧Ｖ１を生ずる増幅器Ａ１の出力は抵抗
器Ｒ１を介してその反転入力に接続され、出力電
圧Ｖ２を生ずる増幅器Ａ２の出力は別の抵抗器Ｒ
２を通してその反転入力に接続されている。増幅
器Ａ１の反転入力と増幅器Ａ２の反転入力の間に
接続されているのは別の抵抗器Ｒ０である。増幅
器Ａ１とＡ２は抵抗器Ｒ０，Ｒ１，Ｒ２と共に増
幅初段を形成し、この初段は増幅器Ａ１とＡ２の
ブリツジ回路入力に現われる共通モード電圧を利
得１で通過させ、ブリツジ回路の出力電圧信号
VB−VAを増幅する。増幅初段はまた、ブリツ
ジ回路からの電圧信号VB−VAに対して高い入
力インピーダンスを示す。

第１図に示すように、増幅初段の出力信号と増
幅器Ａ１，Ａ２それぞれからの出力電圧Ｖ１とＶ
２は第２増幅段つまり増幅出力段２０の入力に直
接送られる。増幅段２０はまた、初段の差信号
を、基準電圧（ここでは接地）に対する１つの信
号に変換する出力変換段としても見ることができ
る。増幅出力段２０は出力電圧Ｖ３を生ずる利得
１の増幅段である。増幅出力段２０は利得１の増
幅器である必要はないが、二重増幅段が全利得を
生じ、出力段が利得１の増幅器であると、第１図
に示している増幅装置は入力オフセツト電圧のド
リフトによつて引き起されることがエラーや前述
の信号処理回路のその他のエラーが最小となる。

増幅出力段２０（ここの説明では利得１であ
る）は、VB−VAを増幅し電圧式Ｖ２−Ｖ１を
さらに増幅して出力電圧Ｖ３を生ずる。ブリツジ
回路の出力信号式VB−VAの関数としての、ブ
リツジ回路増幅装置の出力電圧である出力電圧Ｖ
３の式は、第１図の回路について以下に説明する
周完の分析技術から導ける。

(1) V3＝（V2−V1）×（利得１） ＝（VB−VA）×Ｇ×(1) ＝（VB−VA）×Ｇ 上式で、Ｇ△＝１＋R1＋R2／R0である。

等式(1)での増幅装置の利得Ｇは、演算増幅器Ａ
１とＡ２を含み平衡の取れた二重増幅器に基づく
増幅初段の利得に、出力段の利得（これはちよう
ど１である）を掛けたものである。

応力変換装置の感度、つまり入力応力の変化に
ついての出力電圧Ｖ３の変化はＲ０，Ｒ１，Ｒ２
の抵抗値が応力に依存しないと仮定して、前記の
等式を微分することによつて、等式(2)に示すよう
に、応力の変化についてのブリツジ回路出力電圧
信号式VB−VAの変化に増幅装置の利得を掛け
たものとなる。

(2) ∂V3／∂（応力）＝Ｓ（Ｔ）×Ｇ 上式でＳ（Ｔ）△＝∂（VB−VA）／∂（応力）である
。等式 (2)において、Ｓ（Ｔ）は、個々のピエゾ抵抗器の
特性と、電源１０によるブリツジ付勢電圧の値
VOとの関数である、応力検出素子ブリツジ回路
の温度依存応力感度である。

ブリツジ回路の応力感度Ｓ（Ｔ）は時おりスパ
ン単位で表現される。スパンとは、応力値の高い
範囲で選択したある応力値で生ずる電圧VB−
VAと、応力値の低い範囲で選択したある応力値
（通常ゼロ）で生ずる電圧VB−VAとの間の代数
的差である。Ｓ（Ｔ）は、VB−VAが加えられた
応力の１次関数であるときはブリツジ回路特性に
ついてのスパンに相当する。そうでないときは、
スパンはブリツジ回路特性の傾斜の何らかの平均
を表わす。ここでの説明の都合上、Ｓ（Ｔ）とス
パン（Ｔ）は同等であるとする。

応力の変化に対するブリツジ回路のVB−VA
応答がブリツジの個々の検出素子のPi温度係数に
よつて温度に依存するため、加えられる応力の変
化に対する出力電圧Ｖ３の応答も温度に依存す
る。加えられる応力の変化に対する出力電圧Ｖ３
の応答が温度に無関係となるように、ゲイン（利
得）ＧをＳ（Ｔ）の向きと反対の向きに温度に反
応するようにすることにより、ピエゾ抵抗の応力
感度の温度係数に起因する応力検出素子ブリツジ
回路感度Ｓ（Ｔ）の温度変動が補償される。理想
的な温度補償の場合、任意の温度でのゲインＧ
（Ｔ）にブリツジ回路の応力感度Ｓ（Ｔ）を掛けた
ものは定数に等しくならなければならない。すな
わち、Ｖ３は温度に無関係に応力の１次関数であ
るのが望ましいので、∂V3／∂（応力）は装置の
応力感度と呼ぶことができる定数に等しくなけれ
ばならない。∂V3／∂（応力）の定数は通常、公
称動作温度T0での所望の公称動作応力感度とや
はり公称動作温度T0でのゲイン（利得）との積
（これにより、加えられる応力が所定の変化をし
たとき、V3の値に所望の変化を生じることにな
る。）、つまり装置の応力感度に選択する。

この概念を数学的に表現するために、等式(2)を
最初に書直してゲインＧの温度依存性を明示的に
表現する。等式(2)を得る際の等式(1)の微分は温度
についての微分ではなかつたので、Ｇが温度に対
して依存性を有していても等式(2)の形は変わらな
い。

(3) ∂V3／∂（応力）＝Ｓ（Ｔ）×Ｇ（Ｔ） ＝Ｓ（T0）×Ｇ（T0）＝定数 この等式は次に以下のように書直すことができ
る。

(4) Ｇ（Ｔ）＝Ｇ（T0）×Ｓ（T0）／Ｓ（Ｔ） Ｇ（T0）とＳ（T0）はそれぞれ選択した公称温度
T0でのゲイン（利得）と感度である。

等式(4)は、理想的な温度補償の場合、Ｇ（Ｔ）
がＳ（Ｔ）に逆比例しなければならない、という
ことを意味している。温度を関数とする検出素子
ブリツジ応力感度Ｓ（Ｔ）は実験データから得る
ことができる。

従つて、ブリツジ感度の温度補償は増幅装置の
ゲインＧを温度に依存させることによつて表現す
ることができる。簡単のため、以下の説明の温度
補償法でゲインＧ（Ｔ）が応力にほとんど反応し
ないと考えるが、これは必ずしも必要ではなく、
応力敏感ゲインも場合により利用できる。抵抗器
Ｒ１，Ｒ２およびＲ０の温度感度、つまりこれら
抵抗器の抵抗温度係数を個別にまたは組合せて制
御することにより、等式(4)で記載したゲインＧ
（Ｔ）は温度に敏感にすることができる。等式(1)
の下に記載のＧについての等式から明らかなよう
に、温度係数が正の場合に、抵抗器Ｒ１とＲ２を
抵抗器Ｒ０に比較して温度に対してより敏感にす
ることによつて、ゲインＧが正の温度係数を有す
るようにすることができる。一方、抵抗器R0に
比較して抵抗器Ｒ１とＲ２を温度に対してより鈍
感にすることによつて、ゲインＧが負の温度係数
を有するようにすることができる。これらの抵抗
器が正でなく負の温度係数を有すると、ゲインＧ
（Ｔ）の温度係数に及ぼされる効果は逆となる。
もちろん、抵抗器Ｒ０，Ｒ１およびＲ２に正と負
の温度係数の各種の組合せによつて、ゲインＧ
（Ｔ）の温度係数を正と負のいずれにすることも
できる。

等式(4)は、ゲイン温度特性がブリツジ応力感度
温度特性Ｓ（Ｔ）のほぼ逆数でなければならない
ことを示している。下に示すように、ゲインＧ
（Ｔ）が十分な正の温度係数を有すると、ブリツ
ジ回路の感度Ｓ（Ｔ）が有効に温度補償される。
抵抗器Ｒ０，Ｒ１およびＲ２は以下では正の抵抗
温度係数を有すると仮定する。さらに、抵抗器Ｒ
１とＲ２が抵抗器Ｒ０よりも温度に対して敏感で
あり、抵抗器Ｒ１とＲ２がほぼ同一の温度係数を
有し、従つて等式(1)の下に記載のＧについての等
式からわかるようにＧ（Ｔ）が正の温度係数を有
すると仮定する。さらに、抵抗器Ｒ０が温度に対
して十分に鈍感であると仮定する。

これらの仮定は抵抗器Ｒ０，Ｒ１およびＲ２の
半導体材料で形成した抵抗器を使用することによ
つて実行に移すことができる。それは、すでにピ
エゾ抵抗器について説明したのと全く同じような
製造過程でその最大ドーパント濃度を制御するこ
とによつて、得られる正の温度係数を制御するこ
とができるからである。抵抗器Ｒ０，Ｒ１および
Ｒ２は、例えば第４図の抵抗器１０５と１０６に
関連してすでに説明したように配置することによ
つて応力に対して十分に鈍感にすることができ
る。10¹⁹不純物原子数／cm³程度の比較的高いドー
パント・レベルにすることによつて、Ｒ０も温度
に対して大いに鈍感にすることができる。すなわ
ち、その抵抗温度係数を非常に小さくすることが
できる。一方、Ｒ１とＲ２は、10¹⁷−10¹⁹不純物
原子数／cm³の程度の低レベルドーパントを利用す
ることによつて、より高い抵抗温度係数を有する
ようにすることができる。相互に等しい正の抵抗
温度係数を有するようにＲ１とＲ２を製造したと
仮定し、そのような抵抗温度係数をＱと記載する
と、選択した温度T0についての温度を関数とす
るゲインＧは、次の等式(5)に示すような打切られ
たテーラー展開級数を使用することによつて１次
まで表現することができる。

(5) Ｇ（Ｔ）＝Ｇ（T0）＋Ｋ×Ｇ（T0）×（Ｔ−T0） 上式でＧ（T0）△＝１＋R1（T0）＋R2（T0）／R0 およびＫ△＝Ｑ×１／１＋R0／R1（T0）＋P2（T0） である。Ｑ（T0）は選択した公称温度での増幅装
置のゲインであり、Ｋは増幅装置のゲインＧ（Ｔ）
の実効温度係数であり、Ｑは前述のように抵抗器
Ｒ１とＲ２の抵抗の温度係数に等しい。等式(5)の
Ｒ０はほぼ温度に無関係と考えられる。

第３図に示したのは第１図に関連して説明した
ような典型的なピエゾ抵抗器のブリツジ回路につ
いてT0（図示では25℃）に関して正規化した、正
規化応力感度特性Ｓ（Ｔ）／Ｓ（T0）であり、こ
れには参照数字111が付されている。この場合、
各検出素子は、前述のマーシヤル氏の各特許に従
う構造でシリコンの膜部と支持部の構造部のチツ
プの膜部に作られている。比較のためやはり図示
したのは、Ｓ（Ｔ）／Ｓ（T0）特性１１１が多少
非直線的であることを示す直線基準１１２であ
る。応力検出素子ブリツジ感度温度係数は第３図
には負として示している。すなわち、温度が下が
ると、応力感度が増大する。Ｇ（Ｔ）が正の温度
係数を有するようにすることによつて、すなわ
ち、温度が下がるとゲインＧ（Ｔ）が下がるよう
にすることによつて、スパン温度補償を行なうこ
とができる。等式(5)ですでに説明したような増幅
装置のゲイン温度係数Ｋが正となるように、抵抗
器Ｒ１とＲ２またはこれらの両方が正の抵抗温度
係数を有するようにすることにより、Ｇ（Ｔ）は
前述のような正の温度係数を有する。曲線１１３
によつて示されているのは、共に第１図に示され
ているような増幅装置の初段と出力段の近似的な
正規化電気ゲイン特性Ｇ（Ｔ）／Ｇ（T0）であり、
この特性は正のゲイン温度係数を有し、近似的に
曲線１１１の逆数であることがわかる。

本発明においては、第１の増幅段の抵抗器Ｒ１
とＲ２はモノリシツク集積回路の一部としてシリ
コンの膜部と支持部との構造部のチツプの支持部
に作られ、この集積回路は膜部に作られるピエゾ
抵抗器RA，RB，RCおよびRDの場合と同じ製
造方法法でこのチツプに形成される。あるいはま
た、抵抗器Ｒ１とＲ２を、膜部と支持部との構造
部のあるモノリシツク集積回路チツプの膜部に作
り、これら抵抗器を応力に対して大いに鈍感にな
るようにシリコン材料の結晶構造に対して適切に
配向し、これら抵抗器を前述のようなピエゾ抵抗
器RA，RB，RCおよびRDの場合と同じ製造方
法で作ることもできる。

シリコンの膜部と支持部との構造部のチツプは
このようにして、第１図に示す１個のモノリシツ
ク集積回路を形成する半導体材料ベースとなる。
膜部と支持部との回路素子は、シリコンチツプの
主表面に（より詳しくは、主表面の近くか主表面
に、または近くと主表面の両方に）形成される。
抵抗器Ｒ１とＲ２はピエゾ抵抗器RA，RB，RC
およびRDと同時に形成され、従つてこれら検出
器と同じ不純物分布を有する。このようなピエゾ
抵抗器の製造方法を用いると、前述のような補償
を行なうために抵抗器Ｒ１とＲ２が必要な正の抵
抗温度係数を有するように製造すると、ピエゾ抵
抗検出器も正の抵抗温度係数を有することとな
る。抵抗器Ｒ１とＲ２を支持部に配置する場合
は、第４図の抵抗器１０５に関連して説明したよ
うにシリコン格子平面に対して任意の好都合な向
きに置くことができ、あるいは、膜部に置く場合
は第４図の抵抗器１０６に関連して説明したよう
な特定の向きに置くことができ、いずれの場合も
圧力鈍感抵抗である。

半導体ピエゾ抵抗器RA，RB，RCおよびRD
を製造する好適な方法は、イオン注入法である。
すでに説明したように、これらピエゾ抵抗器の少
なくとも一部はチツプの支持部によつて支持され
たチツプの膜部に設けられる。ピエゾ抵抗器が膜
部の任意の点ではなく、抵抗器Ｒ１やＲ２のよう
に支持部に配置されると、そのようなピエゾ抵抗
器は加えられる応力の影響を殆んど受けず、膜部
に加えられる応力に対して殆んど応答を示さな
い。すでに指摘したように、抵抗温度係数は共通
に形成されるピエゾ抵抗器のいずれにとつても、
イオン注入不純物ドーズ（イオン／cm²）によつて
供給される最大不純物濃度（不純物原子数／cm³）
に主として関連する。このようにして、選択した
抵抗温度係数を有していて応力に対して十分に鈍
感な温度敏感抵抗器は、シリコンの膜部と支持部
との構造部のチツプにモノリシツク集積回路を形
成するのと同じ製造方法で、検出用ピエゾ抵抗器
と同時にそのチツプに形成することができる。

第１図の前述の回路分析においては、抵抗器Ｒ
１とＲ２の抵抗の温度係数Ｑ（等式(5)の直前の記
載を参照）を温度に関して一定であると仮定した
ので、等式(1)の下に記載の等式Ｇからわかるよう
に、Ｇ（Ｔ）はほぼ温度に対して直線的になつて
いる。抵抗器Ｒ１とＲ２が今説明したようにある
不純物濃度を有する半導体抵抗器であると、抵抗
温度係数は多少温度に依存し、その結果としてＧ
（Ｔ）は多少非直線的になる。もちろん、技術の
これからの進歩により温度に依存しなくなるかも
知れない。

Ｇ（Ｔ）／Ｇ（T0）とＳ（T1）／Ｓ（T0）の１組
の特性を異なる不純物濃度について測定した。各
ピエゾ抵抗器RA，RB，RCおよびRDそして抵
抗器Ｒ１とＲ２はほぼ同一のドーパント分布を有
していた。それらの特性の分析によつて、等式(4)
をほぼ満足する（すなわち、Ｇ（Ｔ）／Ｇ（T0）
がＳ（Ｔ）／Ｓ（T0）に逆比例する）不純物濃度
の範囲が存在することがわかつた。すでに説明し
たように、10¹⁷から10²⁰原子数／cm³の不純物濃度
範囲においては、そのＳ（Ｔ）／Ｓ（T0）は不純
物濃度が変化してもほとんど一定に保たれる。し
かし、同じ不純物濃度範囲において、濃度が変化
するとＧ（Ｔ）／Ｇ（T0）は温度特性に加えて抵
抗温度係数の平均も変化する。このように、ブリ
ツジ応力感度（スパン）温度補償を達成できる不
純物濃度の範囲が存在する。さらに、ピエゾ抵抗
器RA，RB，RCおよびRDの応力感度を適切に
すると共に、抵抗器Ｒ１とＲ２が半導体抵抗器と
してピエゾ抵抗器としてピエゾ抵抗器ブリツジ応
力感度温度係数を補償する抵抗温度係数の温度特
性を有するように、選択できる共通の不純物濃度
が存在する。

ピエゾ抵抗器RA，RB，RC，RD、およびＲ
１とＲ２を形成するために300KeVのエネルギー
源を用いて10¹³−10¹⁴イオン／cm²の範囲内の選択
したドーズ量を有するボロンイオンのイオン注入
によつてすばらしい結果が得られた。ピエゾ抵抗
器RA，RB，RC，RDの抵抗値と、ゲイン調節
用抵抗器Ｒ１とＲ２の抵抗値はすべて10Kオーム
程度に選択した。抵抗器Ｒ０は、半導体抵抗器Ｒ
１とＲ２よりかなり小さい抵抗の温度係数を有す
ると共に0.5−1.0Kオームの範囲内の抵抗値を有
するよう、その抵抗器Ｒ０を拡張した抵抗器の形
で応力検出素子と同じ集積回路チツプに作つて。
チツプ半導体材料への拡張は、増幅器のバイポー
ラ・トランジスタのベース領域を同じ材料に拡散
するのと同時に行なつた。

等式(1)から明らかであるように、応力変換装置
の出力電圧Ｖ３は増幅装置のゲインＧに比例し、
このゲインはＲ０の抵抗値と逆の関係にある。従
つて抵抗器Ｒ０の選択により、応力変換装置の、
応力に対しての出力電圧Ｖ３の所望の感度∂V3／
∂（応力）を得ることができる。すでに説明した
ように、ゲインＧが正の温度係数を有するように
するためには、抵抗器Ｒ０の温度係数が抵抗器Ｒ
１とＲ２の和の抵抗温度係数の実効値より小さく
なければならない。

抵抗器Ｒ１とＲ２の和の抵抗温度係数の実効値
より十分に低い抵抗温度係数を有し、シリコンの
膜部と支持部との構造部のチツプに関連して形成
される集積回路用の第１図の抵抗器Ｒ０を製造す
る方法はそのほか各種ある。製造当初の抵抗値を
調整してゲインＧを調整することもできる。Ｒ０
を集積回路に製造する一方法は、薄膜技術に基づ
いてクロム・シリコン抵抗器を使用するものであ
る。クロム・シリコン薄膜抵抗器ではその抵抗温
度係数を200ppm（すなわち0.02％）以下にでき
る。そのような抵抗器は、手動式のまたはコンピ
ユータ制御式のレーザー・トリマーを用いてレー
ザー・トリミングによつて調整することができ
る。抵抗器Ｒ０はまた、ベース領域と同様の拡散
領域の（ベース拡散）抵抗器をそれぞれ含む複数
の並列分岐の回路網で形成することができる。レ
ーザーまたは研摩によつて選択した並列分岐を開
くことにより調整することができ、これによつて
Ｒ０の値が増加する。調整可能な抵抗器Ｒ０を提
供する前述の方法は、何れも、抵抗値の増加のみ
が可能である。抵抗値をステツプ状に減少するこ
とができる調整可能な抵抗器を設けることが望ま
しい場合もあろう。

抵抗値を大きな値から小さな値まで減少するこ
とができる抵抗を集積回路の２点の間に設ける一
技術は、これら２点の間に接続された半導体材料
の多数の並列回路分岐を設けることである。ある
回路分岐は、最終的に望ましい２点間の抵抗値よ
りかなり大きい抵抗値を有する、拡散によるかイ
オン注入による抵抗器を含む。残りの回路分岐の
各々はpn接合ダイオードと直列の拡散またはイ
オン注入による抵抗器を有し、この接合ダイオー
ドは逆バイアスがかけられる。これら分岐の抵抗
器も最終的に望ましい２点間の抵抗値より大きな
抵抗値を有する。ダイオードを電気的に短絡させ
るために、選択したダイオードに高電圧かレーザ
ー・ビームを加える。それによつて、短絡された
各ダイオードの部分に並列に抵抗器が１個追加さ
れ、２点間の実効抵抗が減少する。

抵抗器Ｒ０を製造するためにどんな方法を用い
ようとも、そのための抵抗器または抵抗回路網は
シリコンの膜部と支持部との構造部のチツプに配
置することができ、このチツプには第４図の抵抗
器１０５と１０６に関連してすでに説明した方法
で第１図の回路を作る。前述したようにかなりの
ピエゾ抵抗効果を示す半導体とは異なり、クロ
ム・シリコン薄膜抵抗器は顕著な応力応答性を示
さないので、もちろんクロム・シリコン薄膜抵抗
器は応力に対して常に十分に鈍感である。

すでに説明し、第３図に示すように、温度を関
数とする第１図の回路の応力検出素子ブリツジ回
路の応力感度は非直線である。第３図の正規化感
度曲線１１１と直線基準１１２によつて示されて
いるように、応力検出素子ブリツジ回路は本体、
高温よりも低温で応力に対してより敏感になるこ
とが確認されている。典型的に、温度T0での温
度敏感のゲイン調節用抵抗器Ｒ１とＲ２の各々の
抵抗温度係数を、第１図の回路においてこれらの
抵抗器によつて行われる補償が非直線的なブリツ
ジ回路応力感度温度係数に対して最良の「均一
的」補償（average compensation）となるよう
に選択するＧ（Ｔ）についての等式(5)の直線的な
ゲイン温度係数Ｋは正にされると、第３図におけ
るように温度が下がると増加する非直線的なＳ
（Ｔ）特性を等式(3)に従つて補償する。

前述のように、抵抗器Ｒ１とＲ２を作る際にイ
オンドーズ量を適切に選択すると、第１図に関連
して説明した構造の応力検出素子がうまく温度補
償される。しかし、加えられる応力に対するブリ
ツジの出力信号式、つまり応力検出素子ブリツジ
回路感度Ｓ（Ｔ）の性質が第３図の上の方に示さ
れているように非直線的であると、温度敏感なゲ
イン調節用抵抗器Ｒ１とＲ２による最良の均一的
温度補償を利用してもなお、T0での装置の応力
感度から外挿法で得た高低両端温度での装置の総
合応力感度には大きな偏差が存在する。これは第
３図において、曲線１１１と直線１１２が伸びて
いる温度範囲の両端において、正規化したブリツ
ジ回路感度についての曲線１１１と、外挿法で得
た正規化したブリツジ回路感度の直線１１２との
間の差に注目すれば理解することができる。

応力変換装置の一部の用途においては、所望の
精度を得るために、所望の動作温度両端におけ
る、総合応力感度の偏差の大きさを「均等化」す
る必要があろう。これは、動作温度両端それぞれ
における、第３図の曲線１１１と直線１１２の間
の差を互いにほぼ等しくすることによつて実現す
ることができる。点線で示されている抵抗器RX
がゼロ以外の抵抗値を取る第１図の回路では、所
定の温度範囲の両端それぞれにおいて、温度T0
で生ずる感度から外挿法で得た感度からの、実際
の応力感度の偏差を均等化する点で、応力検出器
ブリツジ回路の感度をかなり精度に温度補償する
ことができる。すなわち、温度の関数としての応
力感度特性の直線性の向上が図れる。

第１図において、応力検出素子ブリツジ回路の
付勢電圧は、抵抗器RXと直列の一定極性の電源
１０によつて供給される。抵抗器RXは、抵抗器
Ｒ０と同様に作り、抵抗器Ｒ１とＲ２やブリツジ
回路のピエゾ抵抗器に比較して十分に温度に対し
て鈍感になるよう、そして応力から十分に隔離さ
れるよう、そして調整できるようにする。

応力検出器ブリツジの付勢電圧は電圧VXであ
り、これは第１図の１対の直列ピエゾ抵抗器RA
とRBが１対の直列ピエゾ抵抗器RC，RDと接続
されている２点の間に加えられる。後述のよう
に、RXの抵抗値を適切に調整すると、通常の周
囲温度T0の上下の選択した装置の動作温度両端
における、T0での感度から外挿法で得た感度か
らの応力検出素子ブリツジ回路の感度偏差の大き
さが均等化される。

ゼロ以外の抵抗値を有する抵抗器RXを具備す
る第１図の回路の動作を次に説明する。RXが何
か任意の抵抗値を有すると仮定すると共に温度
T0で応力検出素子ブリツジの平衡が取れている
（応力信号が存在しない）と仮定すると、VBは
VAに等しくなり、そして等式(1)からV2もV1に
等しくなる。RXの抵抗値を温度T0で仮に増加さ
せると、電圧VXが減少し始め、電圧VBとVAも
減少する。しかし、温度T0でブリツジが平衡状
態にあるため、差VB−VAは変動しない。演算
増幅器の回路分析から、増幅器Ａ１とＡ２の非反
転入力にVAとVBが加えられるため、VAとVB
が減少すると電圧Ｖ２とＶ１も減少することがわ
かる。ただし、VB−VAは不変であり、等式(1)
から電圧V2−V1も不変であることがわかる。こ
のように、ブリツジが温度T0で平衡状態にある
と、RXの抵抗値が増加しても、ブリツジの出力
電圧は不変であり、従つて、増幅初段出力電圧
V2−V1も不変である。温度T0でブリツジが平衡
状態にあると、RXの抵抗値が減少してもやはり
同じことが当てはまる。しかし、後述する説明か
ら理解されるように、ブリツジが不平衡状態にあ
ると、RXの値を変えるとブリツジの応力感度が
変化する。

RXがある公称抵抗値を有し、装置の温度がT0
からなる温度まで下がる状況における第１図の回
路の動作を説明する。前述のように応力検用ピエ
ゾ抵抗器の抵抗温度係数が正であるため、温度が
低下すると各ピエゾ抵抗器の抵抗値がそれに比例
して減少する。その結果、温度T0でそれまで存
在していた電圧よりもRX両端での電圧降下が大
きくなり、またそれに対応して電源１０の両端で
の分圧作用によつてVXが降下する。前述のよう
な構造によつてRXが、応力検出用ピエゾ抵抗器
の抵抗温度係数に比較して、非常に小さい抵抗温
度係数を有するためにこのようになるのである。
応力に対するブリツジ回路の出力電圧感度はブリ
ツジ回路に印加される電圧VXに比例するので、
T0より低い温度でVXが減少すると、加えられる
応力の変化についてのブリツジ回路出力電圧VB
−VAの感度が低下する。RXの抵抗値が大きく
なるほどVXの値が小さくなり、従つてブリツジ
回路の感度の低下が大きくなる。

装置の温度がT0からある温度まで上昇する場
合には、ピエゾ抵抗器の抵抗値がそれに比例する
ように増大する。その結果、温度T0で以前存在
していた電圧よりもRX両端間の電圧が低下し、
それに対して電圧VXが増加する。゜T0より高い
温度でのブリツジ回路への印加電圧VXが増加す
ると、加えられる応力の変化についてのブリツジ
回路出力信号電圧の感度が高くなる。

このように、抵抗値RXはブリツジ回路の実効
応力感度、すなわち加えられる応力の変化に対す
るブリツジ出力電圧信号の感度に、直接影響を与
える。抵抗RXが存在する結果、ブリツジ出力電
圧信号感度VB−VAは温度T0で抵抗値RXが増
大すると低下する。抵抗値RXが一定の場合、ブ
リツジ出力電圧信号感度は温度が上昇すると増大
し、温度が下降すると低下する。第３図を参照す
ると、抵抗値RXが増大すると、第３図の曲線１
１１によつて示されているブリツジ回路の実効応
力感度がRXの値の増加に伴ない反時計回り方向
に回転するように、ブリツジ回路の応力感度が変
化する。抵抗器Ｒ１とＲ２の値と抵抗値RXを適
当に組合せると、通常周囲動作温度T0の上と下
の装置の動作温度端での応力感度偏差の大きさが
均等化される。

RXの値がゼロであり、ブリツジ回路応力感度
温度係数がT0より高い温度でほぼ補償され、T0
より低い温度で十分に補償されないようにブリツ
ジ回路応力感度温度係数が増幅装置の抵抗器Ｒ１
とＲ２によつて補償される場合を考慮する。T0
より低い温度での応力に対するブリツジ回路の感
度がT0より高い温度での応力に対する感度より
はるかに大きいとこのような状況が生ずる。さら
に、抵抗器Ｒ１とＲ２による応力感度温度補償が
T0より高い温度ではちようどよいが、T0より低
い温度で不足していても同様の状況が起こる。こ
れらの状況においては、抵抗値RXを増大し、Ｔ
より低い温度でのブリツジ回路の感度を低下させ
ると共にT0より高い温度でのブリツジ回路の感
度を増大させることにより、動作温度範囲の両端
における応力感度についての、T0での感度から
の偏差を、より正確に均等化することができる。

抵抗RXがある初期値を有し、ブリツジ回路の
応力感度温度係数がT0より高い温度で過度に補
償され、T0より低い温度でほとんど補償される
ような抵抗温度係数を増幅器の抵抗器Ｒ１とＲ２
が有するようにすることが望ましい場合もあろ
う。これらの状況においては、抵抗値RXを減ら
して、T0より低い温度でのブリツジの感度を高
めると共にT0より高い温度での感度を下げるこ
とにより、動作温度範囲の両端における応力感度
の、T0での感度からの偏差を、均等化すること
ができる。

第１図に示している回路構成は、RXが０の場
合にも０でない場合にも、実際には、加えられる
応力に対する特定出力電圧特性、すなわち、装置
の総合応力感度を有する必要がある。もちろん、
第１図の回路の動作温度範囲の両端での応力検出
素子ブリツジ回路感度を調整するために抵抗値
RXを少しでも変化させると、温度T0での加えら
れる応力に対する変換装置の出力電圧信号感度、
つまり、装置の応力感度がそれに伴なつて変化す
る。しかし、等式(5)に記載されているように、抵
抗器Ｒ０の値を適切に対応するように調整して増
幅装置のゲインを調整し、応力に対する必要な特
定の出力電力特性を得ることができる。抵抗器
RXの値と温度敏感抵抗器Ｒ１，Ｒ２の値を適切
に組合せてブリツジ回路応力感度温度特性Ｓ（Ｔ）
の所望の温度補償を行なうことができ、その結果
として応力変換装置が適切に温度補償され、装置
の所望の応力感度が得られる。

特に注意を要することは、抵抗器Ｒ０，Ｒ１，
Ｒ２およびRXが独立していることである。Ｒ０
を調整すると、ブリツジ回路に変化を与えること
なく、そして抵抗器Ｒ１とＲ２の温度補償効果に
ほとんど影響を及ぼすことなく増幅初段の利得が
変わる。すなわち、Ｒ０が変化してもＧ（Ｔ）／
Ｇ（T0）はほとんど変化しない。抵抗器RXを調
整すると変化するのは、装置のブリツジ感度とそ
の温度特性だけである。Ｒ１とＲ２の抵抗値を選
択すると増幅初段の静的ゲインが変化するが、さ
らに重要なことに、抵抗器Ｒ１とＲ２の抵抗の温
度係数を選択すると静的利得が変化せずにブリツ
ジ回路の温度補償だけが変化する。このように、
ひとたび抵抗器Ｒ１とＲ２およびそれらの抵抗の
温度係数を選択すると、実験データまたはコンピ
ユータ制御技術に基づいて抵抗器Ｒ０とRXを独
立に調整することができる。本発明を実行に移す
際、Ｒ１の値をＲ２に等しくしておくのが好都合
である。Ｒ０とRXの値は実験で決定するか、統
計的平均に基づいて選択し、次にすでに説明した
ように抵抗器の構造に応じた適切な方法で調整す
る。

すでに説明したように、第２図に関連し、温度
敏感出力感度Ｓ（Ｔ）を有すること以外のピエゾ
抵抗検出素子ブリツジ回路の特徴は、加えられる
応力が一定のとき出力電圧信号式VB−VAが温
度の関数としてシフトすることであり、これは加
えられる応力がゼロのとき最も明瞭である。第２
図に示している特定のシフト特性は、加えられる
応力が一定の場合において温度が上昇したときの
出力電圧信号式VB−VAの負の変化である。こ
こで「ゼロ電圧」という用語を使用するが、これ
は膜部に加えられる応力がゼロの場合に応力変換
装置が任意の温度T0にあるときの応力検出素子
ブリツジ回路出力電圧信号式VB−VAの値を意
味する。もちろん、ゼロ以外の（応力変換装置の
動作応力範囲内の）他の任意の値の応力を利用し
てゼロ電圧を定義することもできる。ここで「ゼ
ロシフト」という用語を使用するが、これは選択
した基準温度T0からの温度の変化に起因する、
加えられる応力がゼロのときの「ゼロ電圧」から
の測定出力電圧の変化を意味する。以下第５図に
示すゼロシフトを補償する手段について説明す
る。

第５図に示されているのは基本的には第１図の
変換装置の回路であるが、これは多少異なる形で
描かれ、そして応力検出素子ブリツジ回路出力電
圧信号の温度誘起「ゼロシフト」を補償するため
の温度補償回路が追加されている。第１図の対応
する構成部品の諸機能を果たすと共にこれら構成
部品と同じように配置されている第５図の回路の
構成部品は、第１図の対応する構造部品に付され
たのと同じ参照記号が付されている。さらに第５
図に含まれているのはゼロシフト補償回路であ
り、この回路は第１の回路構造と第２の回路構造
を含む。第１の回路構造は前述のように演算増幅
器Ａ１とＡ２を含む増幅初段の動作を調整する。
第２の回路構造は第５図に演算増幅器Ａ３を含む
ように図示されている装置の増幅出力段２０の動
作を調整し、増幅初段の出力に応答する。これら
第１と第２の回路構造は共働して、第１図の応力
検出器ブリツジ回路に現われる温度融起ゼロシフ
トを温度補償する。

増幅初段に関連する第１の回路構造は抵抗器Ｒ
３，Ｒ４，Ｒ５，Ｒ６およびＲ７を含み、抵抗器
Ｒ５は抵抗値を調整することができる。抵抗器Ｒ
３，Ｒ４，Ｒ５，Ｒ６およびＲ７は、第５図の回
路の応力変換器のチツプに、これら抵抗器を配置
するのに、第４図の抵抗器１０５と１０６に関連
してすでに記載した方法でこれらを作ることによ
つて、応力に対して十分に鈍感にさせられる。抵
抗器Ｒ４，Ｒ６およびＲ７は、例えばドーパント
濃度を制御することによつて、またはクロム・シ
リコン抵抗器のように低抵抗温度係数薄膜を利用
してこれら抵抗器を作ることによつて、抵抗器Ｒ
３よりかなり低い抵抗温度係数を有するように作
る。調整可能な抵抗器Ｒ５もＲ３より低い抵抗温
度係数を有するようにし、抵抗器Ｒ０について前
述したのと同じ方法で作る。Ｒ３は温度敏感抵抗
器とし、抵抗器Ｒ１とＲ２について前述したのと
同じようにして作る。

抵抗器Ｒ５は、温度に敏感な抵抗器Ｒ３と抵抗
器Ｒ４の共通接続点に接続された端部域を有す
る。抵抗器Ｒ５とＲ４に接続されてない抵抗器Ｒ
３の端部域は、抵抗器RXと電源１０の共通接続
点に接続されている。RXはもちろん、前述のよ
うに温度の関係としてのＳ（Ｔ）の非直線性の補
償のために利用でき、短絡接続に置換することも
できる。抵抗器Ｒ３とＲ５に接続されていない抵
抗器Ｒ４の端部域は、回路のゼロ基準電圧、つま
り大地に接続されている。抵抗器Ｒ３とＲ４に接
続されていない抵抗器Ｒ５の端部域は、抵抗器Ｒ
６とＲ７の共通接続点に電気的に接続されてい
る。抵抗器Ｒ６とＲ５に接続されていない抵抗器
Ｒ７の端部域は、抵抗器Ｒ０とＲ１の共通接続点
および増幅器Ａ１の反転入力に接続されている。
抵抗器Ｒ５とＲ７に接続されていない抵抗器Ｒ６
の端部域は、抵抗器Ｒ０とＲ２の共通接続点およ
び増幅器Ａ２の反転入力に接続されている。

増幅器Ａ１とＡ２の各反転入力に現われらる電
圧は、それぞれ参照記号Ｖ５とＶ６が付されてい
る。抵抗器Ｒ３とＲ４は電源１０の両端に分圧回
路を形成し、このＲ３−Ｒ４分圧回路は増幅器Ａ
１とＡ２の各反転入力にバイアス電圧を供給す
る。このバイアス電圧の値は、Ｒ４の値によつて
左右されるのはもちろん、加減抵抗器Ｒ５の抵抗
値と温度敏感抵抗器Ｒ３の抵抗値のいずれによつ
ても左右される。後に説明するように、この第１
の回路構造の目的は、増幅初段の出力電圧式Ｖ２
＋Ｖ１を温度に対して敏感にすることであり、こ
の温度感度は主として温度敏感抵抗器Ｒ３に左右
されるが、増幅初段の差出力電圧と応力に対する
ブリツジ回路出力電圧感度は温度敏感抵抗器Ｒ３
に無関係である。

第５図において、増幅出力段２０は、前述の増
幅器Ａ１，Ａ２と性質が類似または同一である増
幅器Ａ３と、１対の関連した閉ループ利得設定抵
抗器Ｒ９，Ｒ１０を含む。抵抗器Ｒ９の一方の端
部域は増幅器Ａ３の反転入力に接続され、他方の
端部域は抵抗器Ｒ１と増幅器Ａ１の出力の接続点
に接続されている。抵抗器Ｒ１０は増幅器Ａ３の
出力とその反転入力の間に接続されている。

第５図には第２の回路構造も示され、これは基
本的には応力変換装置の「ゼロ電圧」を増幅出力
段２０に設定する手段である。このゼロ設定手段
は抵抗器Ｒ８，Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４
を含み、そして初段の出力差信号を基準信号（こ
れはやはり大地）に対する１つの電圧信号に変換
する出力変換段の一部と考えられる。

抵抗器Ｒ８，Ｒ９，Ｒ１０，Ｒ１１，Ｒ１２お
よびＲ１３は、応力に対して十分に鈍感にし、第
５図の回路の応力変換器のシリコンの膜部と支持
部の構造部のチツプに第４図の抵抗器１０５と１
０６について前述したのと同じようにして作る。
抵抗器Ｒ１４は調整できると共に温度と応力に対
して鈍感となるように、抵抗器Ｒ０について前述
したのと同じようにして作る。

第５図に示すように、抵抗器Ｒ８の一方の端部
域は抵抗器Ｒ１３と増幅器Ａ３の非反転入力の共
通接続点に接続され、その他方の端部域は抵抗器
Ｒ２と抵抗器Ｒ１２と増幅器Ａ２の出力の共通接
続点に接続されている。抵抗器Ｒ１１，Ｒ１２，
Ｒ１３およびＲ１４の各々の一方の端部域は共通
接続点に接続されている。抵抗器Ｒ１１の残りの
端部域は抵抗器Ｒ１とＲ９と増幅器Ａ１の出力の
共通接続点に接続されている。抵抗器Ｒ１２の残
りの端部域は抵抗器Ｒ２とＲ８と増幅器Ａ２の出
力の共通接続点に接続されている。抵抗器Ｒ１３
の残りの端部域は抵抗器Ｒ８と増幅器Ａ３の非反
転入力の共通接続点に接続されている。加減抵抗
器Ｒ１４の残りの端部域は大地に接続されてい
る。

第５図の回路の増幅器Ａ１とＡ２の出力におけ
る各電圧はこれ以降それぞれＶ１′およびＶ２′と
表記することにする。増幅器Ａ３のゼロ記定入力
電圧は抵抗器Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４の
共通接続点に現われるが、これを電圧Ｖ７と表記
する。通常の回路分析から、ゼロ設定電圧Ｖ７は
等式(6)に示すように数学的に表現される。

(6) V7＝R14×V2′／RY＋V1′／R11／１＋R14／R11＋R
14／RY 上式において、 RY＝R8＋R13／１＋R8／R12＋R13／R12 である。

RYの抵抗値を抵抗Ｒ１１にほぼ等しくする
と、等式(6)は等式(7)に示すように簡略化すること
ができる。

(7) V7＝（V2′＋V1′）×１／２＋R11／R14 △＝（V2′＋V1′）×K1 等式(7)によつて示されているように、ゼロ設定
入力電圧Ｖ７は電圧Ｖ２′とＶ１′の和に直接比例
する。さらに、ゼロ設定電圧Ｖ７は抵抗値Ｒ１４
を制御することによつて加減することができる。
やはり等式(7)によつて示されているように、抵抗
器Ｒ１４の抵抗値を増加すると電圧Ｖ７も増加
し、このＶ７の最大値の電圧Ｖ２′とＶ１′の和の
半分である。

第５図の回路図で電圧Ｖ３′と表記されている
増幅出力段２０の出力電圧は下記の等式（8a）
に示すように数学的に表現される。

（8a） V3′＝（V7／１＋R13／R8＋V2′／１＋R8／R13
）（１＋
R10／R9） V1′×R10／R9 抵抗器の抵抗の比R10／R9が、抵抗器の抵抗
の比R13／R8（これはK2と記載するが、ゲイン１
ではK2＝１）にほぼ等しいとすると、等式（8a）
は等式（8b）に示すように簡単にすることがで
きる。

（8b） V3′＝V7＋（V2′−V1′）×（K2） もちろん、V2′−V1′項は、増幅初段の出力に
現われるようなブリツジ回路出力電圧信号式VB
−VAを増幅したものを表わす。

等式(9)に示すように等式(7)を等式（8b）に代
入すると、出力電圧Ｖ３′は等式(7)によつてＶ
２′とＶ１′の和に関連づけられているゼロ設定電
圧Ｖ７と、Ｖ２′とＶ１′の差によつて表わされる
ブリツジ回路出力信号電圧式VB−VAの和に等
しくなる。

(9) V3′＝（V2′＋V1′）×K1 ＋（V2′−V1′）×K2 次に説明するように、抵抗器Ｒ５の抵抗値と温
度敏感抵抗器Ｒ３の抵抗値はV2′＋V1′の値に影
響を与えるが、応力に対するブリツジ回路出力電
圧感度であるV2′−V1′の値には影響を与えない。
これによつて、チツプの膜部に加えられる応力に
対する応力変換装置の感度に影響を与えることな
く、ブリツジ回路の熱的に誘起されるゼロシフト
について出力電圧Ｖ３′を温度補償することが可
能となる。

第５図の第１の回路構造を含む増幅初段の回路
パラメータは、抵抗器Ｒ１，Ｒ２，Ｒ６およびＲ
７にほぼ以下の関係が成立するように決める。

(10) R1／R7≡R2／R6およびR1≡R2 等式(10)の両条件が満足されると、さらにもう１
つの第１の回路構造を含む増幅装置の初段のＶ
１′とＶ２′を含む出力電圧式についての各等式
を、通常の演算増幅器分析から以下のように書き
直すことができる。

（11a） （V2′−V1′）＝G′（VB−VA） （11b） 上記でG′＝１＋R1＋R2／R0＋R1＋R2／R6＋R7 （12a） （V2′＋V1′）＝（VB＋VA（１＋R1／R6） −V0／R3（R5＋R′）（R′／１／R3＋１／R4＋１／R5
＋R′）（２×R1／R7） ＋V′／（R5＋R′）〔R5＋R′／（R5＋R′）／１／R3
＋１／R4＋１（R5＋R′）〕〔２×R1／R7〕 （12b） 上式でV′△＝（V5×R6）＋（V6×R7）／R6＋
R7 およびR′△＝R6×R7／R6＋R7 等式（11a）によつて表わされている、増幅初
段の出力電圧信号式V2′−V1′は、増幅出力段２
０の入力に供給される電圧信号を表わす。等式
（11a）と等式（11b）に示されているように、ブ
リツジ回路の出力電圧信号VB−VAは増幅初段
のゲインG′によつて増幅される。ゲインG′は等
式（11b）によつて示されているように、温度に
敏感な抵抗器Ｒ１とＲ２および十分に温度に鈍感
な抵抗器Ｒ０，Ｒ６，Ｒ７の関数である。温度敏
感ゲインG′は、第１図の回路に関連してすでに
説明したのと本質的に全く同じように検出器ブリ
ツジ回路応力感度温度係数を補償する。（等式(1)
のR0を、抵抗Ｒ６とＲ７の直列組合せと並列な
抵抗器Ｒ０の実効並列抵抗に置換すると、等式
（11b）は等式(1)と同じ形になることに注意する
必要がある。） ゲインG′の実効温度係数K′は先と同じように
T0についての第１次テーラー展開を用いること
から生ずるので、数学的に等式（13）で示され
る。等式(5)を参照のこと。温度係数K′は等式(5)
におけると大体同じように、温度敏感抵抗器Ｒ１
とＲ２の抵抗の温度係数Ｑに直接比例する。等式
（13）において、抵抗器Ｒ０，Ｒ６およびＲ７は
すべて、Ｒ１とＲ２に比較して十分に温度に無関
係に取る。

(13) K′＝Ｑ×１／１＋R0（R6＋R7）／（R1＋R2）（R
0＋R6＋R7） 第１図の説明におけると全く同じ分析によつ
て、Ｇ（Ｔ）が応力検出器ブリツジ回路感度Ｓ
（Ｔ）に逆比例すると、増幅装置初段の出力応力
感度はすでに記載したようにほぼ温度に無関係と
なることがわかる。

増幅初段の出力電圧式V2′＋V1′はまた、増幅
出力段２０の入力であり、この増幅出力段のゼロ
設定を決定するのに関連する。等式（12a）によ
つて記載されているように、増幅初段の出力電圧
式V2′＋V1′は、ブリツジ回路の出力式VB＋VA
を係数として含む等式（12a）の第１項と、電源
１０の値V0を係数として含む等式（12a）の第２
項と、基準電圧V′（これは等式12bに定義してあ
る）の値を係数として含む等式（12a）の第３項
に依存する。第２項の値は温度敏感抵抗器Ｒ３の
抵抗値と加減抵抗器Ｒ５の抵抗値に依存し、第３
項の値は加減抵抗器Ｒ５の抵抗値に依存する。

基準電圧V′は電圧Ｖ５とＶ６に左右されるこ
とに注意を要する。通常の演算増幅器の分析か
ら、電圧Ｖ５は電圧VAにほぼ等しく、電圧Ｖ６
は電圧VBにほぼ等しい。さらに、平衡の取れた
ブリツジでは、前述のように電圧VAとVBがチ
ツプの膜部に加えられる応力に応答して相補的に
変化するので、電圧VAとVBの和はほぼ等しく、
電圧Ｖ５とＶ６の和も従つてほぼ等しい。このよ
うに、等式（12a）の第１項はほぼ一定である。
また、最後の項についても、変化する温度に応答
する抵抗器Ｒ３の抵抗値の変化は等式（12a）の
第３項にあまり大きな影響を与えないので、少な
くとも抵抗器Ｒ５を調整し固定した後では、ほぼ
一定である。そう言えるのは、第５図から理解す
ることができるように、VAとVBが抵抗器Ｒ３
を通して電源１０の電圧Ｖ０に左右されず、従つ
て、電圧VAとVBにほぼ等しい電圧Ｖ５とＶ６
はかなりの程度まで電源１０と抵抗器Ｒ３のいず
れにも左右されないからである。

電圧１０の値V0が抵抗器Ｒ３とＲ５の抵抗値
と共に現われている等式（12a）の第２項は、温
度敏感抵抗器Ｒ３と加減抵抗器Ｒ５に大体逆比例
する。前述のように抵抗器Ｒ１，Ｒ２と同じよう
に、しかもこれらと通常同時に作る抵抗器Ｒ３
は、やはり近似的に抵抗器Ｒ１とＲ２の正の温度
係数を有する。

温度が上昇すると、Ｒ３の抵抗値が増大し、等
式（12a）の負の第２項が減少するので電圧式
V2′＋V1′が増加する。後に説明するように、電
圧V2′＋V1′のこの変化によつて所望のゼロシフ
トの温度補償が行われる。

第５図に示している回路構造の動作を次に説明
する。チツプの膜部に一定の応力を加え、温度を
下げて行くと、ブリツジ回路出力電圧信号VB−
VAに正のシフトが生じる。すなわち、第２図に
示すように、加えられる応力が一定で温度を下げ
るとVB−VAが増大し、増幅初段の出力V2′−
V1′がそれに比例して増大する。（このシフトは
第２図に関連して説明したが、ブリツジの構成に
よつては負方向に生じるものであり得る。）ブリ
ツジ回路出力電圧信号式VB−VAのこの正のシ
フトの結果として、出力電圧Ｖ３′は等式(9)の第
２項と等式（11a）によつて示されるように増加
する。それと同時に、温度敏感抵抗器Ｒ３は正の
温度係数を有するために、温度が下がるにつれて
値が低下する。従つて、電圧V2′＋V1′は等式
（12a）によつて示されるように減少する。それ
は、等式（12a）の第２項が大体抵抗器Ｒ３に逆
比例するからである。これによつて、電圧Ｖ３′
は等式(9)の第１項に示されているように減少す
る。このようにして、温度が下がるとき正のゼロ
シフトによつて引き起される出力電圧信号式VB
−VAの増加に起因する応力変換装置の出力電圧
Ｖ３′の増加傾向は、同じ温度低下に対する温度
敏感抵抗器Ｒ３の応答によるＶ３′の減少傾向に
よつて打消される。温度敏感抵抗器Ｒ３の効果に
よる補償量は、加減抵抗器Ｒ５によつて決定され
る。等式（12a）からわかるように、Ｒ５が無限
大まで増加すると、等式（12a）の後の２つの項
はゼロまで減少し、従つて抵抗器Ｒ５の抵抗値が
ほとんどこれら２つの項を支配することになる。
（Ｒ５の抵抗値を無限大にすることは、第５図の
回路を本質的に第１図の回路に変換することに相
当する。）加減抵抗器Ｒ５と温度敏感抵抗器Ｒ３
の値を適切に選択することによつて、ピエゾ抵抗
器ブリツジのゼロシフト温度補償を行なうことが
できる。

実際に回路を使用するときは、抵抗器Ｒ５の調
整によつて温度敏感抵抗器Ｒ３により行われるゼ
ロシフトについての温度補償の量は実際データで
決めることができる。良好な結果は次のようにし
て得られた。最初に抵抗器Ｒ５の抵抗値を非常に
大きな値にして、ゼロシフトについての温度補償
を事実上無視できるようにした。次に、変換器の
温度特性の実験データを得ることができる。ひと
たびデータが得られると、抵抗器Ｒ５の値を減少
して所望量のゼロシフトについての温度補償を得
ることができる。

Ｒ５の調整によつて適当なゼロシフト補償が得
られた後、選択した応力に対しての応力変換装置
の出力電圧（ゼロ電圧）をある温度で望ましい値
に設定する。これは等式(7)の後に記したように、
抵抗Ｒ１４の調整によつて行える。

すでに説明したように、温度敏感抵抗器Ｒ１，
Ｒ２およびＲ３はピエゾ抵抗器RA，RB，RCお
よびRDが形成されているシリコンの膜部と支持
部との構造部のチツプに作ることができ、これら
抵抗器は、一般的なイオン注入法の諸工程を利用
して作る。これら抵抗器は典型的に５ないし10K
オームの程度の値を有する。等式(7)と(8)の定数項
K1とK2は、抵抗器Ｒ８，Ｒ９，Ｒ１０，Ｒ１
１，Ｒ１２，Ｒ１３およびＲ１４のどれかの絶対
抵抗値に左右されるのではなく、これら抵抗器の
抵抗値の比に左右される。従つて、これら抵抗器
の各々が残りのすべての抵抗器と同じ抵抗の温度
係数を有すると、抵抗の温度係数の値は比較的重
要でなくなる。その結果、抵抗器Ｒ８，Ｒ９，Ｒ
１０，Ｒ１１，Ｒ１２，Ｒ１３およびＲ１４も同
じ製造方法の諸工程で作られるチツプにおけるイ
オン注入により作られるもので良く、そして検出
用抵抗器RA，RB，RC，RD、ゲイン調節用抵
抗器Ｒ１，Ｒ２と同じドーパント分布を有する抵
抗器でよい。典型的に、抵抗器Ｒ９とＲ１０は約
10Kオームの同じ抵抗値を有し、その結果として
増幅出力段２０のゲインＧは１となる。さらに、
抵抗器Ｒ１１の値は抵抗器Ｒ９にほぼ等しく、抵
抗器Ｒ８，Ｒ１１，Ｒ１２，Ｒ１３の値は、Ｒ１
２（Ｒ１２は約20K）とこれに並列接続の抵抗器
Ｒ８とＲ１３の実効抵抗値がＲ１１の値にほぼ等
しくなるように選択される。加減抵抗器Ｒ１４は
１ないし10Kオームの程度である。抵抗器Ｒ３，
Ｒ４，Ｒ６およびＲ７は典型的に５ないし10Kオ
ームの程度の等しい値を有し、Ｒ３の値はもちろ
ん温度と共に変化するようにするが、他の抵抗器
の値は温度に対して不変であるようにする。加減
抵抗器Ｒ５は１から40オームの程度である。

シリコンのチツプの膜部に形成されるブリツジ
回路構造の各ピエゾ抵抗器の構造、およびこのチ
ツプの構造と装着方法が主として、温度による実
際のブリツジ回路のゼロシフトを決定する。第２
図に示すブリツジ回路特性が、加えられる圧力が
一定で温度が下がるときのブリツジ回路出力電圧
信号式VB−VAの正のシフトを示している。す
でに説明したように、別のチツプに別の構造を作
ると、加えられる応力が一定で温度が下がるとき
VB−VAが負のシフトをするブリツジ回路を形
成することができる。

第５図に示すように、電源１０に並列のＲ３と
Ｒ４の分圧回路においてＲ３を温度敏感抵抗器と
して配置すると、第２図に示したゼロシフト特性
（すまり、温度低下でブリツジ回路出力電圧信号
式VB−VAが正にシフトする）を示すブリツジ
回路に対してゼロシフトの補償がなされる。他
方、このＲ３とＲ４の分圧回路の抵抗器Ｒ４を温
度敏感抵抗器にすると、温度の降下に対して負の
電圧シフトを示すブリツジ回路に対して、必要な
ゼロシフト補償が行なえる。抵抗器Ｒ３とＲ４の
どちらを温度敏感にするのかは、各ピエゾ抵抗器
ブリツジ回路の構造ないしチツプ構成に特有のゼ
ロシフト特性による。動作温度範囲の両端での応
力感度の偏差を均等化するために使用する抵抗器
RXは、第１図に関連して示したのと同じように
して第５図の回路に加えることもでき、同じ結果
が得られる。

第６図に示す概略回路図は、ブリツジ回路の正
または負のゼロシフトを補償するための、第５図
の回路に代わる別の回路である。第６図の回路図
は、第１図に示すものと同様の、ピエゾ抵抗検出
器ブリツジ回路、増幅初段、および応力感度温度
補償手段を含む。第６図では、双方向ゼロシフト
補償回路と増幅出力段ゼロ設定構造が示されてい
る。

第１図の対応する構成部品の諸機能を果たすと
共に同じように配置された第６図の回路部品は、
第１図の対応する構成部品と同じ参照記号が付さ
れている。第６図には、検出素子RA，RB，RC
およびRDを含むピエゾ抵抗検出器ブリツジ回路
が示されている。検出素子RAとRCの共通接続
点には、一定極性の電源１０に直列な抵抗器RX
が接続され、この電源１０と抵抗器RXの直列回
路はブリツジ回路と回路ゼロ電圧基準（つまり大
地）との間に接続されている。ピエゾ抵抗器RA
とRBの共通接続点およびピエゾ抵抗器RCとRD
の共通接続点は、第１図の場合と同様に、それぞ
れ増幅器Ａ１とＡ２の非反転入力に接続されてい
る。増幅器Ａ１とＡ２は第１図の同記号の増幅器
と同じ性質であるが、ここではそれぞれ参照記号
V1″とV2″が付された出力信号電圧を生ずる。

第６図の回路には、さらに、２個の抵抗器Ｒ２
５とＲ２６が含まれ、これらは、温度変化に起因
して変化する各増幅器の入力オフセツト電流の影
響を最小とするために、増幅器Ａ１とＡ２の各々
の入力での入力インピーダンスの整合をとる。抵
抗器Ｒ２５は増幅器Ａ１の反転入力と、抵抗器Ｒ
０とＲ１の共通接続点の間に接続されている。抵
抗器Ｒ２６は増幅器Ａ２の反転入力と、抵抗器Ｒ
０とＲ２の共通接続点の間に接続されている。抵
抗器Ｒ２５の抵抗値は、増幅器Ａ１の反転入力に
流れる電流がその非反転入力に流れる電流にほぼ
等しくなるように選択する。抵抗器Ｒ２６の抵抗
値は、増幅器Ａ２の２つの入力に等しい電流が流
れる状態が生ずるように選択する。抵抗器Ｒ２５
とＲ２６を利用し、増幅器Ａ１とＡ２の入力オフ
セツト電流の温度による影響を最小とする。増幅
器Ａ１とＡ２の通常大きな入力インピーダンスと
それぞれ直列な抵抗器Ｒ２５とＲ２６は、第６図
の回路の動作に対して他の影響がほとんど及ぼさ
ない。従つて、後に行う第６図の回路の動作の説
明ではこれら抵抗器について説明を付け加えな
い。抵抗器Ｒ２５とＲ２６は、同じシリコンの膜
部と支持部との構造部のチツプに形成する。これ
ら抵抗器の抵抗温度係数は厳密なものではないの
で、すでに記載した製造方法またはその他の周知
の製造方法の任意の方法を利用してこれらを形成
する。

抵抗器Ｒ０に接続されていない側の抵抗器Ｒ１
の端部域は、増幅器Ａ１の出力に接続されてい
る。同様に、抵抗器Ｒ０に接続されていない側の
抵抗器Ｒ２の端部域は、増幅器Ａ２の出力に接続
されている。抵抗器Ｒ０，Ｒ１およびＲ２は、第
１図に関連して記載した抵抗器と同じ機能を有
し、同じように作る。

第６図に示す検出素子ブリツジ回路は、第１図
に示したブリツジ回路に含まれている構成部品以
外の回路部品を含む。これらはピエゾ抵抗器RD
と大地の間に接続された抵抗器Ｒ２７とＲ２８の
並列組合せを含む。このブリツジ回路はさらに、
ピエゾ抵抗器RBと大地の間に接続された抵抗器
Ｒ２９とＲ３０の並列組合せを含む。抵抗器Ｒ２
７とＲ２９は、ピエゾ抵抗器RA，RB，RCおよ
びRDと同じシリコンのチツプに形成された温度
敏感抵抗器とする。抵抗器Ｒ２８とＲ３０も同じ
チツプに形成し、抵抗値が調整できると共に抵抗
器Ｒ２７，Ｒ２９に比較して温度に対し十分に鈍
感な抵抗器とする。すなわち、抵抗器Ｒ２８およ
びＲ３０は、抵抗器Ｒ２７およびＲ２９よりはる
かに小さな抵抗温度係数を有するようにする。さ
らに、抵抗器Ｒ２７，Ｒ２８，Ｒ２９およびＲ３
０はすべて、第４図の抵抗器１０５，１０６と同
様に、シリコンのチツプに、それに形成される第
６図に相当するモノリシツク集積回路の一部とし
て配置することによつて、応力に対して十に鈍感
にする。

抵抗器Ｒ２７とＲ２９は、検出器ピエゾ抵抗器
RA，RB，RCおよびRDが形成されるのと同じ
方法の工程で形成されるよう、第１図に関連して
説明した抵抗器Ｒ１とＲ２の方法と同じ方法で作
る。すなわち、これら抵抗器はいずれもほぼ同じ
ドーパント分布を有するように一般的なイオン注
入法で形成する。その結果、抵抗器Ｒ２７とＲ２
９もまた、抵抗器Ｒ１とＲ２について前述したよ
うに、正の抵抗温度係数を有する。後述するよう
に、抵抗器Ｒ２７とＲ２９の温度感度はゼロシフ
ト（つまり、ブリツジ回路出力電圧信号式VB−
VAの温度変化によるシフトを温度補償する。

すでに記載したように、抵抗器Ｒ２８とＲ３０
は加減抵抗器とする。抵抗器Ｒ２８とＲ３０は、
第１図の回路の説明に関連して記載した抵抗器Ｒ
０と同じように作る。後述するように、第６図の
回路におけるＲ２８とＲ３０の望ましい初期抵抗
値は、それぞれ抵抗器Ｒ２７とＲ２９の抵抗値よ
り小さいかほぼ等しい値である。抵抗器Ｒ２８と
Ｒ３０は、抵抗器Ｒ０についてすでに説明したよ
うに抵抗値が調整できる。例えば、抵抗器Ｒ２８
とＲ３０はシリコンの膜部と支持部との構造部の
モノリシツク集積回路チツプの表面に作つたクロ
ム・シリコン薄膜抵抗器である。これら抵抗器の
調整はレーザー・トリミングか研摩トリミングで
行なう。電源１０に直列な抵抗器RXは、T0の上
下の温度両端でのブリツジの応力感度特性を変更
することによつて、第１図に関連して説明したの
と同じ改善された検出器回路性能が提供される。
抵抗器RXはもちろん第５図におけると同じよう
に必要に応じて配置する。抵抗器RXは、応力に
対して鈍感であるようにチツプに作ると共に、応
力検出器よりはるかに小さな抵抗温度係数を有す
る抵抗器とする。RXは例えば、第１図の回路の
説明に関連して記載したＲ０と同じように作る。
抵抗器Ｒ０，RX，Ｒ２８およびＲ３０は、各々
の抵抗値を調整できるよう、すべて同じように作
る。

増幅器Ａ１とＡ２の出力の各々は、増幅出力段
２００（つまり出力変換段）の２つの入力の一方
に接続されている。増幅出力段２００は、増幅器
Ａ１，Ａ２に性質が類似または同一で第５図の増
幅器Ａ３の構造と同じ差動演算増幅器として構成
された増幅器Ａ４を含む。増幅出力段２００はさ
らに、増幅器Ａ４の非反転入力に接続された第１
のゼロ設定構造、増幅器Ａ４の反転入力に接続さ
れた第２のゼロ設定構造、閉ループ利得設定抵抗
器、および増幅初段の出力を受ける入力構造を含
む。

第１のゼロ設定構造は、電源１０と同じ性質の
一定極性の電源１１、直列接続された１対の加減
抵抗器Ｒ３１とＲ３２およびもう１つの抵抗器Ｒ
３３より成る回路を含む。電源１１の一方の端子
は大地に接続され、他方の端子は抵抗器Ｒ３１の
端部域の一方に接続されている。抵抗器Ｒ３１の
他方の端部域は、抵抗器Ｒ３２とＲ３３の共通接
続点に接続されている。抵抗器Ｒ３１とＲ３３に
接続されていない抵抗器Ｒ３２の端部域は大地に
接続されている。抵抗器Ｒ３３は、抵抗器Ｒ３１
とＲ３２の共通接続点と、増幅器Ａ４の非反転入
力との間に接続されている。

第２のゼロ設定構造は電源１０と同じ性質でそ
の一方の端子が大地に接続された一定極性の電源
１２を含む。さらに、抵抗器３４が含まれ、その
一方の端部域は電源１２の他方の端子に接続さ
れ、他方の端部域は増幅器Ａ４の反転入力に接続
されている。

増幅器Ａ４の閉ループゲインは、増幅器Ａ４の
出力と反転入力の間に接続された抵抗器Ｒ３５に
よつて実質的に決定される。増幅器Ａ１の出力
（電圧Ｖ１″）は増幅出力段２００への第１の入力
となり、増幅器Ａ１の出力に接続された抵抗器Ｒ
３７の一方の端部域に与えられる。抵抗器Ｒ３７
の他方の端部域は増幅器Ａ４の反転入力に接続さ
れている。増幅器Ａ２の出力（電圧Ｖ２″）は増
幅出力段２００への第２の入力となり、増幅器Ａ
２の出力に接続されている抵抗器Ｒ３６の一方の
端部域に与えられる。抵抗器Ｒ３６の他方の端部
域は、増幅器Ａ４の非反転入力に接続されてい
る。

演算増幅器の技術分野で周知なように、電源１
１の両端の分圧器から（すなわち、第１のゼロ設
定構造から）抵抗器Ｒ３３によつて結合された増
幅器Ａ４の非反転入力への正の電圧によつて、Ａ
４が飽和していないとすると、増幅器Ａ４の出力
電圧Ｖ３″が増加する。一方、電源１２から（す
なわち、第２のゼロ設定構造から）抵抗器Ｒ３４
によつて結合された増幅器Ａ４の反転入力への正
の電圧によつて、やはりＡ４が飽和していないと
すると、出力電圧Ｖ３″が低下する。前述のよう
に、変換回路の「ゼロ電圧」は特定の温度と特定
の応力（通常、加えられる応力がゼロ）に対して
選定される。抵抗器Ｒ３４を、または抵抗器Ｒ３
１とＲ３２をともに、またはこれら抵抗器の全部
を調整することによつて、増幅器Ａ４の出力電圧
を調整し応力変換装置の所望のゼロ電圧設定が実
現される。第２のゼロ設定構造は、単に第１のゼ
ロ設定構造のノートン等価回路に過ぎないことに
注意を要する。そのようなゼロ設定に使用する調
整可能な電圧バイアスを生ずる構造は数多く可能
であり、従つて第６図に示している構造は例示的
なものに過ぎない。

次に、増幅器Ａ４の出力電圧Ｖ３″の数式を説
明する。第６図の回路は抵抗器Ｒ３１，Ｒ３２，
Ｒ３３，Ｒ３４，Ｒ３５，Ｒ３６，およびＲ３７
の各抵抗値を満足する以下の条件を有するように
構成する。

(14) R36＋R33はＲ３１とＲ３２のいずれより
もはるかに大きい (15) R36／R33＝R37／R35×（１＋R35／R34） （14）と（15）の関係が成立するとし、しかも
電源すべての出力電圧値をV0に等しくすること
によつて電源１１と１２が電源１０の出力電圧に
等しい出力電圧を生ずるとすると、増幅出力段２
００の出力電圧Ｖ３″は通常の演算増幅器分析を
利用して等式（16）で表規することができる。

(16) V3″＝（V2″−V1″）R35／R37 ＋V0（１＋R35／R34／１＋R31／R32−R35／R34） 等式（16）からわかるように、出力電圧Ｖ３″
のうち増幅初段の信号に関連する部分は、抵抗器
の比R35／R37に電圧差V2″−V1″を掛けたものに
よつて決定される、増幅器Ａ４の閉ループ利得に
等しい。V3″のうち出力「ゼロ電圧」部分は、抵
抗値の比R35／R34、抵抗値の比R31／R32、お
よび電源１０，１１，１２によつて供給される値
V0の共通電圧値によつて決定される。

すでに説明したように、検出素子ブリツジ回路
は正か負のいずれかのゼロシフト特性を示す。す
なわち、加えられる応力が一定であると、ブリツ
ジ回路の出力電圧信号式VB−VAは、装置の温
度が上昇すると増加し（正のゼロシフト）、また
は、減少する（負のゼロシフト）。これらの電圧
のゼロシフトは、増幅器Ａ４の出力で測定する
と、装置に熱に起因して誘起される、可能なあら
ゆるシフトを含む。これは例えば、熱的に誘起さ
れる応力のシフト、増幅器の入力オフセツト電圧
のシフトと入力オフセツト電流のシフト、および
抵抗器回路の一部での抵抗温度係数の不一致に起
因するシフトを含む。抵抗器Ｒ２７とＲ２８の並
列組合せおよび抵抗器Ｒ２９とＲ３０の並列組合
せを第６図の回路に含ませることによつて、後述
するように正と負のゼロシフトの補償が可能とな
る。さらに、これら抵抗器の並列組合せはまた、
ブリツジ回路の平衡を取る手段となり、温度T0
でチツプの膜部に加えられる応力が特定の値（ゼ
ロまたは他の値）である時にVAをVBに等しく
設定する。この発明を実行するのに、ブリツジの
平衡を取ることは必ずしも必要ではない。

並列な抵抗器Ｒ２７とＲ２８の実効抵抗値は、
比較的温度に鈍感な抵抗器Ｒ２８の抵抗値を加減
することによつて選択することができる。Ｒ２８
の抵抗値を増加させると、Ｒ２７とＲ２８の並列
組合せが検出素子RD，RC、抵抗器RXと直列に
なり更に電源１０に直列になつているので、電圧
VAが増加する。Ｒ２８の抵抗値を減らすと、同
じ軸由によつてVAが減少する。同様にして、並
列な抵抗器Ｒ２９とＲ３０の実効抵抗値は、比較
的温度に鈍感な抵抗器Ｒ３０を加減することによ
つて選択する。Ｒ２９とＲ３０の並列組合せが検
出素子RB，RA、RXと直列になり更に電源１０
に直列になつているので、Ｒ３０を増加したり減
少したりすると、電圧VBはやはりそれに応じて
増加したり減少したりする。抵抗器Ｒ２８がＲ３
０を調節することによつて、検出素子ブリツジ回
路電圧VBの値を回路電圧VAの値に等しくして
ブリツジ回路の平衡を取ることができる。

検出素子ブリツジ回路の平衡を取る手段である
ことに加えて、抵抗器の並列組合せＲ２７−Ｒ２
８およびＲ２９−Ｒ３０は、ブリツジ回路の正ま
たは負のゼロシフトを補償する手段でもある。抵
抗器Ｒ２８またはＲ３０をさらに加減して抵抗器
の並列組合せの抵抗温度係数の実効値を変更し、
ブリツジ回路の抵抗器の並列組合せを含むブリツ
ジアームの抵抗温度係数の実効値を変化すること
によつて、後述するようにゼロシフトの補償が行
われる。

ブリツジの平衡をとつた後に、抵抗器Ｒ２８ま
たはＲ３０を加減すると、もちろん、ブリツジの
平衡がくずれる。第６図の回路構造のブリツジの
平衡を取ると、増幅器Ａ１とＡ２のほぼ等しい入
力電圧、従つて等しい出力電圧が基本的に設定さ
れる。ゼロシフトの補償を行なう際の抵抗器Ｒ２
８またはＲ３０の抵抗値の変化は、検出素子の実
際の抵抗値に対して小さくする。従つて、ブリツ
ジの平衡を取つた後に上記の抵抗値を加減しても
通常は、ブリツジの平衡を大きく乱さない。

説明の都合上、抵抗器の並列組合せＲ２７−Ｒ
２８は実効抵抗値RPDと抵抗温度係数（TCR）
の実効値TCR_RPDを有するものとする。さらに、
抵抗器の並列組合せＲ２９−Ｒ３０は実効抵抗値
RPBと抵抗温度係数の実効値TCR_RPBを有するも
のとする。以下の説明では、ピエゾ抵抗器RA，
RB，RC，RDと温度敏感抵抗器Ｒ２７，Ｒ２９
は同一の抵抗温度係数を有すると仮定する。これ
らの温度敏感抵抗器が同時に作られるので、それ
らの抵抗温度係数が同一となるだろうからであ
る。さらに、加減抵抗器Ｒ２８とＲ３０の抵抗温
度係数が温度敏感抵抗器Ｒ２７とＲ２９の抵抗温
度係数よりかなり小さく、従つて以下の説明で加
減抵抗器Ｒ２８とＲ３０がゼロの温度係数を有す
ると仮定する。

抵抗器の並列組合せＲ２７−Ｒ２８とＲ２９−
Ｒ３０の抵抗温度係数の実効値を温度で微分し、
温度T0での実効抵抗で割ることによつて、上記
の抵抗器の２つの並列組合せの実効値が得られ
る。抵抗器の並列組合せＲ２７−Ｒ２８とＲ２９
−Ｒ３０の各々の抵抗温度係数の実効値の式をそ
れぞれ等式（17a）と等式（17b）に示す。

（17a） TCR_RPD＝dRPD／dT／RPD（T0）△＝Y1×（R27
の TCR） 上式で、Y1△＝１／１＋R27／R28，RPD△＝ R27×R28／R27＋R28 （17b） TCR_RPB＝dRPB／dT／RPB（T0）△＝Y2×（R27
の TCR） 上式で、Y2△＝１／１＋R29／R30，RPB△＝ R29×R30／R29＋R30 等式（17a）によつて示されるように、抵抗器
の並列組合せＲ２７−Ｒ２８の抵抗温度係数の実
効値は抵抗器Ｒ２７の抵抗温度係数と、抵抗器Ｒ
２７とＲ２８の各抵抗値の比に左右される。ゼロ
から抵抗器Ｒ２７の抵抗値よりはるかに大きい値
まで、抵抗器Ｒ２８の抵抗器を加減すると、抵抗
器の並列組合せＲ２７−Ｒ２８の抵抗温度係数の
実効値は、ゼロから抵抗器Ｒ２７の抵抗温度係数
にほぼ等しい値まで変化する。Ｒ３０の抵抗値
は、ゼロから抵抗値Ｒ２９よりはるかに大きい値
まで、加減すると、抵抗器の並列組合せＲ２９−
Ｒ３０の抵抗温度係数は、ゼロから抵抗器Ｒ２９
の抵抗温度係数にほぼ等しい値まで変化する。こ
のようにして、Ｒ２８とＲ３０の各抵抗値をそれ
ぞれ適切に選択することによつて、可能な範囲内
で抵抗器の並列組合せＲ２７−Ｒ２８とＲ２９−
Ｒ３０の各々の抵抗温度係数を選択する。

次に抵抗器の並列組合せＲ２７−Ｒ２８と検出
器RDを含むブリツジアームの抵抗温度係数の実
効値を検討する。下記の等式（18a）は、検出素
子RDを含むブリツジアームの抵抗温度係数
（TCR）の式である。そして、このブリツジアー
ムにおいて、抵抗器の並列組合せＲ２７−Ｒ２８
は前述のように実効抵抗値RPDを有すると共に
等式（17a）に記載した抵抗温度係数（TCR）を
有する。検出器RBを含むブリツジアームの抵抗
温度係数は下の等式（18b）に示される。抵抗器
の並列組合せＲ２９−Ｒ３０は、前述の実効抵抗
値RPBと、等式（17b）に記載したような抵抗温
度係数を有する。

（18a） TCR_(RD+RPD) ＝
RD×（RDのTCR）＋RPD×Y1×（R27のTCR）／RD＋RPD （18b） TCR_(RB+RPB) ＝
RB×（RBのTCR）＋RPB×Y2（R29のTCR）／RB＋RPB 抵抗器RBとRDのTCR（抵抗温度係数）が抵抗
器Ｒ２７とＲ２９のTCRに等しい場合は、等式
（18a）と（18b）を等式（19a）と（19b）に示す
ようにさらに簡単にすることができる。

（19a） TCR_(RD+RPD)＝（RDのTCR） ×（RD／RD＋RPD＋Y1×RPD／RD＋RPD） （19b） TCR_(RB+RPB)＝（RBのTCR） ×（RB／RB＋RPB＋Y2×RPB／RB＋RPB） 等式（19a）と（19b）は同じ性質なので等式
（19a）だけを説明する。等式（19a）によつて示
されるように、検出器RDを含むブリツジアーム
のTCRは最大でも検出器RDのTCRに等しい値
である（すなわちTCRに制限される）。これは、
検出素子RDのTCRに乗じられる、等式（19a）
内の因子が、常に１に等しいか１より小さくなけ
ればならないからである。それは、Y1が決して
１より大きくならないからである。抵抗器Ｒ２８
の抵抗がゼロであると、Y1がゼロであるため、
抵抗器の並列組合せＲ２７−Ｒ２８の温度係数が
ゼロであり、この並列組合せの実効抵抗値もゼロ
である。この状況において、等式（19a）は、検
出素子RDを含むブリツジアームの実効TCRが検
出素子RDのTCRに等しいことを示している。一
方、加減抵抗器Ｒ２８の抵抗値が抵抗器Ｒ２７の
抵抗値より非常に大きいと、Y1が１に等しいた
め、検出素子RDを含むブリツジアームの実効
TCRも検出素子RDのTCRである。抵抗器Ｒ２
８の抵抗値がゼロから非常に大きな値の範囲をと
れるとすると、検出素子RDと温度敏感抵抗器Ｒ
２７の抵抗値が与えられた場合、検出素子RDを
含むブリツジアームのTCRが最小となる抵抗値
Ｒ２８があらる。前述のことから理解することが
できるように、検出素子RDと温度敏感抵抗器Ｒ
２７についてひとたび抵抗値を選択すると、等式
（18a）は検出素子を含むブリツジアームについ
ての、抵抗器Ｒ２８の抵抗値に対するTCR特性
を記述する。同様に、等式（18b）は検出素子
RBを含むブリツジアームについての、抵抗器Ｒ
３０の抵抗値に対するTCR特性を記述する。

抵抗器の並列組合せＲ２７−Ｒ２８とＲ２９−
Ｒ３０によつて行われるゼロシフト補償の動作の
特徴を次に説明する。検出素子RDを含むブリツ
ジアームと、検出素子RBを含むブリツジアーム
との各々のTCR（抵抗温度係数）を最小にする抵
抗値に、加減抵抗器Ｒ２８とＲ３０の各々が最初
に設定されるとする。これによつて、検出素子
RDを含むブリツジアームは検出素子RDのみの
TCRより小さい実効TCRを有し、従つてこの実
効TCRは、検出素子RC（これのTCRはRDのみの
TCRに等しい）だけを含むブリツジアームの
TCRより小さいことが保証される。同様に、検
出素子RBを含むブリツジアーム検出素子RAだ
けを含むブリツジアームよりも小さい実効TCR
を有する。

前述の条件の下で、第６図の回路の出力電圧Ｖ
３″およびブリツジ回路出力電圧信号VB−VAが
正のゼロシフトを示すと仮定する。すなわち、
VB−VAとＶ３″の各々が温度上昇と共に増加す
るとする。これは、熱的に誘起された応力によ
り、チツプの膜部に応力が加えられた場合と同じ
方向にブリツジ回路（RA，RB，RCおよびRD）
の平衡がずらされ、その結果として温度が上昇す
るとVB−VAとＶ３″の電圧値の正味の増加が起
こる場合である。（すでに記載したように、Ｖ
３″の正味の増加は入力オフセツト電圧のような
他のシフトを含むことがある。） 前述の場合、検出素子RDを含むブリツジアー
ムのTCRはその最小値にあつた。加減抵抗器Ｒ
２８の抵抗値が増大すると、検出素子RDを含む
ブリツジアームの実効TCRはその最小値から増
加し、そしてその実効TCRの増加により、抵抗
器Ｒ２８が増大しないときに比較して電圧VAの
値が温度変化に伴なつてより大きく増加する。こ
のように、Ｒ２８の抵抗値を変えなかつたときの
ブリツジ回路の正のゼロシフト特性による温度変
化に対するVB−VAの変化の大きさは、Ｒ２８
を変えた後に温度変化に対してより敏感に増加す
るVAによつて減少させられる。このように、応
力変換装置の正のゼロシフトは、加減抵抗器Ｒ２
８を適切に選択することによつて多かれ少なかれ
補償される。同部に、抵抗器Ｒ２８の抵抗値が増
大すると、ブリツジ回路以外に起因するもので
も、応力変換装置の出力電圧Ｖ３″の正のゼロシ
フトは補償される。

典型的に、正のゼロシフトの大きさは応力変換
装置のチツプの動作温度の範囲において実験的に
決定される。Ｒ２８の抵抗値は、ゼロシフト特性
が必ずしも温度の１次関数でないことに注意して
高低２つの動作温度の限界で最良の総合補償が行
われるように選択する。

検出器のブリツジ回路が負のゼロシフトを示す
場合には、加減抵抗器Ｒ３０の適切な抵抗値を見
つけることによつて補償が行われる。抵抗器Ｒ２
８とＲ３０がそれぞれのブリツジアームに最小の
TCRを生ずるように選択されたと再び仮定する
と、Ｒ３０を増大すると、検出素子RBを含むブ
リツジアームの実効TCRが増加する。これによ
つて、Ｒ３０の値を増大する前に比較して、温度
上昇に伴なう電圧VBの増加がより大きくなる。
これによつて、負のゼロシフト特性により温度上
昇に伴なうVB−VAの減少の大きさが、Ｒ３０
の抵抗値を増大しないときよりも小さくなる。こ
のようにして、加減抵抗器Ｒ３０の抵抗値を適切
に選択することによつて、VB−VAまたはＶ
３″の負のゼロシフトが多かれ少なかれ補償され
る。

ブリツジの性質によつて、抵抗器の並列組合せ
Ｒ２７−Ｒ２８を図示位置でなく検出素子RAに
直列にすることができ、抵抗器の並列組合せＲ２
９−Ｒ３０を図示位置でなく検出素子RCに直列
に配置することができる。抵抗器Ｒ２８とＲ３０
の抵抗値を変化させることにより、それぞれほぼ
同じゼロシフトの補償を行なうことができる。

抵抗器の並列組合せを検出器に直列に追加する
と、ブリツジ回路のそのアームの、応力に対する
実効感度が低下する。これは、チツプの膜部に加
えられる応力の変化に対するブリツジアーム抵抗
の変化の割合が、応力によつて影響されない抵抗
器の並列組合せの実効抵抗の増加とともに減少す
るためである。しかし、関連する検出器の公称抵
抗値の約20％以下に抵抗器の並列組合せの実効抵
抗値を制限することによつて良好な結果が得られ
た。ブリツジ応力感度の変化は、増幅初段の抵抗
器Ｒ０の抵抗値を適切に加減することによつて、
調整することができる。ここでも適用可能な等式
(1)から理解することができるように、Ｒ０を加減
しても増幅初段のゲインが影響を受けるだけであ
り、応力感度温度の補償にもゼロシフトの補償に
も影響はない。

第６図の検出器ブリツジにおいては、加減抵抗
器Ｒ２８とＲ３０の抵抗値を加減するとゼロシフ
トの補償だけでなくゼロ応力でのブリツジ平衡に
も影響を及ぼす。ゼロ応力でのブリツジ平衡が変
化すると、ゼロ応力での出力電圧Ｖ３″が変化す
る。Ｒ２８とＲ３０に各値を選択した後に、Ｖ
３″を加減するために第１と第２のゼロ設定構造
を利用する。

次に第６図の回路を校正する実用的な方法を説
明する。第１に、抵抗器Ｒ２８かＲ３０の抵抗値
を加減してブリツジの平衡を取つて電圧VBを
VAに等しくする。次に、抵抗器Ｒ３１またはＲ
３２またはＲ３４の抵抗値を適切に加減すること
によつて、第１と第２のゼロ設定構造の一方また
は両方により発生される電圧を調整し、電圧Ｖ
３″が増幅器Ａ４の直線範囲に収まるようにする。
このような場合、第６図の回路に対応する集積回
路が主表面に形成されている応力変換装置のチツ
プを動作温度範囲の両端でテストして、抵抗器Ｒ
２８またはＲ３０の抵抗値の適切な調整によつて
ゼロシフトの補償が行われるよう、その応力変換
装置の実際のゼロシフト特性と応力感度特性を決
定することができる。次にRXの抵抗値を加減し
てＳ（Ｔ）特性を適切に加減し、動作温度範囲の
両端での偏差を均等化する。抵抗器Ｒ２８，Ｒ３
０およびRXを最終的に調整した後、ゲイン調節
用抵抗器Ｒ０を加減してブリツジ回路と増幅初段
の組合せに対して適切な装置感度を実現する。最
後に、第１と第２のゼロ設定構造を再び適切に加
減して（Ｒ３１，Ｒ３２またはＲ３４の抵抗値を
加減して）、温度T0でチツプの膜部に加えられる
応力が一定の場合に、増幅器Ａ４の出力電圧Ｖ
３″が所望のゼロ電圧を呈するようにする。

モノリシツク集積回路においては、抵抗器の比
は簡単に制御することができ、特にイオン注入法
で製造するときはそうである。等式（15）と
（16）に示している条件はこの方法を用いて実現
することができる。例えば、集積回路の適切な回
路設計によつて、イオン注入法の一工程中に応力
検出器と回路抵抗器の大部分を作り、これら抵抗
器の全部がほぼ同じドーパント分布を有するよう
にすることが可能である。第６図を参照すると、
加減抵抗器Ｒ０，RX，Ｒ２８，Ｒ３０，Ｒ３
１，Ｒ３２およびＲ３４を除いて、第６図に示し
ている抵抗器はすべて共通のイオン注入諸工程で
作つた抵抗器である。Ｒ３４は例えば、非常に低
いTCR（抵抗の温度係数）のものにすることがで
きるベース拡散抵抗器または薄膜クロム・シリコ
ン抵抗器である。

加減抵抗器Ｒ０，RX，Ｒ２８，Ｒ３０，Ｒ３
１，Ｒ３２およびＲ３４は、第１図に関連して抵
抗器Ｒ０についてすでに記載したのと同じ製造方
法で応力変換集積回路チツプに（内部と表面に、
あるいは多分表面のみに）形成する。やはりこれ
ら加減抵抗器は、抵抗値を増減することによる調
整を可能とするよう、集積回路チツプに作る。こ
れら加減抵抗器は薄膜または厚膜抵抗器かもしれ
ず、これはまず、最終的に望む値より低い既知の
値に設定する。次に、そのような抵抗器内の材料
を、正しい抵抗値に達するまで、レーザー・ビー
ムまたはサンドプラストによつて適当にトリミン
グする。これら抵抗器は、膜部と支持部を達成す
るモノリシツク集積回路の最上部の表面に、また
は、他の基板上に作る。厚膜製造は、当該チツプ
以外の基板上に行える。あるいは、抵抗器Ｒ０に
関連して記載したような抵抗器とダイオードの組
合せ回路構造を利用してその望ましい抵抗値を得
ることもある。等式（16）に従い、Ｖ３″のゼロ
電圧部分が温度に対して鈍感であるためには、Ｒ
３１とＲ３２のTCRおよびＲ３４とＲ３５の
TCRがほぼ同一であるべきである、ということ
に注意することは重要である。抵抗器Ｒ３１とＲ
３２が同じ構造であるので、これらのTCRはほ
ぼ同一である。しかし、前述の説明では、Ｒ３５
は調整不可形のイオン注入抵抗器であるが、Ｒ３
４は、調整可能形であるので、多分Ｒ３５とは異
なる構造であり異なるTCRを有することになろ
う。Ｒ３４は調整可能形であるよりも選択した或
る値を有し、同じTCRを有するように、抵抗器
Ｒ３５のようにイオン注入した抵抗器であるのが
望ましい。そうすると、ゼロ設定は抵抗器Ｒ３１
とＲ３２に限定される。

第１，５および６図に示す種類の典形的なブリ
ツジ回路について第２図に示されている応力感度
特性は、非直線の応力感度特性を示すことがわか
る。この非直線現象は、変換器の膜部と支持部の
モノリシツク集積回路構造に作つたブリツジ回路
の検出器の構造に関係するものらしい。用途によ
つては、応力感度の直線性の補償を必要とする精
度が要求される。

第６図には、応力感度の直線性の補償回路が点
線で示されている。第６図に示す直線性補償回路
は加減抵抗器Ｒ３９および１対のダイオードＤ１
とＤ２を含む。この回路はさらに１対の抵抗器Ｒ
３７ＡとＲ３７Ｂを含み、これらは抵抗器Ｒ３７
と置き換えられる。抵抗器Ｒ３９およびダイオー
ドＤ１とＤ２は直列接続され、ダイオードＤ１の
カソードはＤ２のアノードに接続され、Ｄ１のア
ノードはＲ３９の端部域に接続され、Ｄ２のカソ
ードは抵抗器Ｒ３７ＡとＲ３７Ｂの共通接続点に
接続されている。Ｒ３９の残りの端部域は増幅器
Ａ４の反転入力と抵抗器Ｒ３７Ｂの他の端部域の
共通接続点に接続されている。抵抗器Ｒ３９は、
抵抗器Ｒ３７Ｂの抵抗値より大きい抵抗値を有す
るように選択する。

点線の直線性補償回路の働きは、大きな応力状
態で増幅出力段の利得を高めることである。等式
（16）により示されているように、出力電圧Ｖ
３″は、電圧Ｖ２″とＶ１″の差に、抵抗器Ｒ３５
とＲ３７の抵抗値の比である出力増幅段の実効利
得を掛けた値に比例する。しかし、Ｒ３７が抵抗
器Ｒ３７ＡとＲ３７Ｂの直列組合せによつて置換
された状況においては、出力増幅段の実効利得
は、抵抗器Ｒ３７ＡとＲ３７Ｂの各抵抗値の和に
対するＲ３５の抵抗値の比である。高い応力状態
で利得を変化させる一方法は、十分な応力がチツ
プ膜に加えられる結果として電圧Ｖ２″とＶ１″の
差が十分に増加するとき、出力段の利得比におい
て抵抗器Ｒ３７ＡとＲ３７Ｂの抵抗値の和を実効
的に減少させることである。第６図に示している
直線性補償回路は、抵抗器Ｒ３７ＡとＲ３７Ｂの
抵抗値の和の実効値を前述のように減少させる回
路である。

第６図の回路の直線性補償回路の動作を次に説
明する。増幅器Ａ１とＡ２の出力電圧が正で互い
にほぼ等しい場合（加えられる応力はほぼゼロ）
を検討する。この場合、出力電圧Ｖ３″はほぼゼ
ロ電圧である。このような場合、ダイオードＤ１
とＤ２は完全に逆バイアスをかけられ、増幅器Ａ
１の出力と増幅器Ａ４の反転入力との間の実効抵
抗は抵抗器Ｒ３７ＡとＲ３７Ｂの各抵抗値の和で
ある。増幅器Ａ１の出力と増幅器Ａ４の反転入力
との間の実効抵抗は、ダイオードＤ１とＤ２に逆
バイアスをかけられている限り、抵抗器Ｒ３７Ａ
とＲ３７Ｂの各抵抗値の和から変わらない。チツ
プの膜部に加えられる応力を増加するにつれて、
応力検出器ブリツジ回路はこの増加する応力に応
答し始め、出力電圧Ｖ２″は増加し、出力電圧Ｖ
１″は減少し、その結果として出力電圧Ｖ３″は等
式（16）によつて記述されているように増加す
る。加えられる応力である値で、Ｒ３７Ｂの両端
の電圧ダイオードＤ１とＤ２の順方向電圧降下の
和にほぼ等しくなる。応力をさらに増加すると、
つまり、さらにＶ１″を減少しＶ２″を増加する
と、電流が抵抗器Ｒ３９、ダイオードＤ１とＤ２
の直列組合せを流れる。この後者の働きによつて
事実上、Ｒ３７ｂを通る電流路に並列な電流路が
でき、従つてＲ３７Ｂの実効抵抗と、増幅器Ａ１
の出力と増幅器Ａ４の反転入力の間の実効抵抗と
が減少する。この作用によつて増幅出力段の利得
R35／（R37A＋R37B）が増加する。それは、ダ
イオードＤ１，Ｄ２と抵抗器Ｒ３９の直列組合せ
と抵抗器Ｒ３７Ｂとの並列接続体についての実効
抵抗が減少するためである。

応力感度の直線性補償の量は、抵抗器Ｒ３９の
抵抗と、ダイオードＤ１，Ｄ２の順方向特性によ
つて決まる。ダイオードＤ１とＤ２の順方向特性
は、上記並列接続体についての実効抵抗が減少し
始める点において必要とされるＲ３７Ｂ両端の電
圧を決める。直線性補償の量、すなわち、どのく
らい上記の実効抵抗が減少するかは抵抗器Ｒ３９
の抵抗値によつて決まる。もちろん、直線性補償
を実現するには抵抗器Ｒ３７Ａ，Ｒ３７Ｂ，Ｒ３
９およびダイオードＤ１，Ｄ２の選択に数多くの
可能性があり、これには直列配置のダイオードを
増加することや、ダイオードＤ１とＤ２の一方を
除去することが含まれる。さらに、加えられる応
力が異なる幾つかの条件下で直線性補償の量を変
えるために、別の抵抗・ダイオード回路をＲ３７
Ｂに並列に加えることができる。増幅器Ａ４の利
得を設定するための実効抵抗比を変える第６図の
回路と同様な他の直線性補償回路により、ブリツ
ジに加えられる応力の変化とともに増幅出力段の
利得を変化させることもできる。

実際の回路構成においては、抵抗器Ｒ３９は固
定抵抗器と加減抵抗器の直列組合せであり得る。
抵抗器Ｒ３９の固定部分および抵抗器Ｒ３７Ａと
Ｒ３７Ｂはイオン注入法を使用して製造すること
ができ、一方、Ｒ３９の加減部分は抵抗器Ｒ０を
製造するために前述したように製造する低TCR
の抵抗器であり得る。さらに、ダイオードＤ１と
Ｄ２は、第６図に示す回路構造の回路部品のすべ
てと共に同じチツプに作つたpn接合ダイオード
であり得る。

【図面の簡単な説明】

第１図はブリツジ回路構造内の４個の応力検出
器を示す本発明の一実施例の概略回路図、第２図
は第１図の４検出素子ブリツジの幾つかの温度に
ついての応力対出力電圧のグラフ、第３図は第１
図の４検出素子ブリツジ回路と信号処理回路の温
度を関数とする正規化した検出器応力感度（Ｓ）
と信号処理回路の電気的ゲイン(G)のグラフ、第４
Ａ図は半導体応力検出装置の上面図、第４Ｂ図は
第４Ａ図の半導体応力検出装置の側面図、第５図
は応力感度温度補償回路とゼロ補償回路とゼロ設
定回路を有する集積回路圧力変換装置を示す本発
明の別の実施例の概略回路図、第６図は第５図に
示すものとは別のゼロ補償回路を含みかつゼロ設
定回路を含む本発明の別の実施例の概略回路図で
ある。 １０……電源、２０……増幅出力段、１００…
…チツプ、１０１……半導体材料の膜部、１０２
……半導体材料の支持部、１０３，１０４，１０
５，１０６……抵抗器、RA，RB，RC，RD…
…ピエゾ抵抗器、Ｒ０，Ｒ１，Ｒ２……抵抗器、
Ａ１，Ａ２……演算増幅器。

Claims (1)

1. 【特許請求の範囲】 １ 第１の伝導形の半導体材料から形成され、こ
   の半導体材料の主表面を共用する膜部およびこの
   膜部の周囲部分を保持する支持部を含む構造部に
   設けられてなる、応力検出回路とこの応力検出回
   路からの出力信号を受けてこれを増幅するととも
   に温度補償する信号処理回路とを備える応力変換
   装置であつて： 前記応力検出回路は、前記主表面の少なくとも
   膜部に延在する選択位置に設けられ、内部にドー
   パント原子の分布を有することにより第２の伝導
   形にされているとともに、所定の抵抗温度係数を
   有する半導体ピエゾ抵抗領域を含んでいて、前記
   膜部に加えられる応力の強度変化および前記半導
   体材料の温度に依存した出力信号を生じるもので
   あり； 前記信号処理回路は、前記半導体材料に設けら
   れた演算増幅器と、前記半導体材料の主表面に設
   けられ、内部に前記半導体ピエゾ抵抗領域と同じ
   ドーパント原子の分布を有することにより第２の
   伝導形にされているとともに、前記半導体ピエゾ
   抵抗領域の抵抗温度係数と同じ抵抗温度係数を有
   し、かつ、前記膜部に加えられる応力に対して鈍
   感であるゲイン調節用半導体抵抗領域と、前記半
   導体材料の主表面に設けられ、その抵抗温度係数
   の大きさが前記半導体ピエゾ抵抗領域の抵抗温度
   係数よりも小さく、かつ、前記膜部に加えられる
   応力に対して鈍感であるゲイン調節用低温度係数
   抵抗領域とを含んでいて、前記ゲイン調節用半導
   体抵抗領域と前記ゲイン調節用低温度係数抵抗領
   域は、前記演算増幅器の演算インピーダンスを構
   成し、前記応力検出回路の出力信号の温度特性を
   補償するゲインを定めるようにしたものである ことを特徴とする応力変換装置。 ２ 第１の伝導形の半導体材料から形成され、こ
   の半導体材料の主表面を共用する膜部およびこの
   膜部の周囲部分を保持する支持部を含む構造部に
   設けられてなる、応力検出回路とこの応力検出回
   路からの出力信号を受けてこれを増幅するととも
   に温度補償する信号処理回路とを備え；前記応力
   検出回路は、前記主表面の少なくとも膜部に延在
   する選択位置に設けられ、内部にドーパント原子
   の分布を有することにより第２の伝導形にされて
   いるとともに、所定の抵抗温度係数を有する、第
   １、第２、第３、第４の半導体ピエゾ抵抗領域を
   含んでいて、前記膜部に加えられる応力の強度変
   化および前記半導体材料の温度に依存した出力信
   号を生じ；前記信号処理回路は、前記半導体材料
   に設けられた演算増幅器と、前記半導体材料の主
   表面に設けられ、内部に前記半導体ピエゾ抵抗領
   域と同じドーパント原子の分布を有することによ
   り第２の伝導形にされているとともに、前記半導
   体ピエゾ抵抗領域の抵抗温度係数と同じ抵抗温度
   係数を有し、かつ、前記膜部に加えられる応力に
   対して鈍感であるゲイン調節用半導体抵抗領域
   と、前記半導体材料の主表面に設けられ、その抵
   抗温度係数の大きさが前記半導体ピエゾ抵抗領域
   の抵抗温度係数よりも小さく、かつ、前記膜部に
   加えられる応力に対して鈍感であるゲイン調節用
   低温度係数抵抗領域とを含んでいて、前記ゲイン
   調節用半導体抵抗領域と前記ゲイン調節用低温度
   係数抵抗領域は、前記演算増幅器の演算インピー
   ダンスを構成し、前記応力検出回路の出力信号の
   温度特性を補償するゲインを定めるようにした応
   力変換装置であつて； 前記応力検出回路は、さらに、前記半導体材料
   の主表面に設けられ、その抵抗温度係数の大きさ
   が前記半導体ピエゾ抵抗領域の抵抗温度係数より
   も小さく、かつ、前記膜部に加えられる応力に対
   して鈍感である別の低温度係数抵抗領域を含み、
   この別の低温度係数抵抗領域および前記第１、第
   ２、第３、第４の半導体ピエゾ抵抗領域それぞれ
   には第１および第２の端部域が含まれ、前記第１
   および第３の半導体ピエゾ抵抗領域それぞれの前
   記第１の端部域は相互に電気的に接続されて応力
   検出回路の一方の出力端子手段となり、前記第２
   および第４の半導体ピエゾ抵抗領域それぞれの前
   記第１の端部域は相互に電気的に接続されて応力
   検出回路の他方の出力端子手段となり、前記第３
   および第４の半導体ピエゾ抵抗領域それぞれの前
   記第２の端部域は基準電位への電気接続用の端子
   手段に電気的に接続され、前記別の低温度係数抵
   抗領域の前記第１の端部域は前記第１および第２
   の半導体ピエゾ抵抗領域それぞれの前記第２の端
   部域に電気的に接続され、前記別の低温度係数抵
   抗領域の前記第２の端部域は電位源への電気接続
   用の端子手段に電気的に接続され、もつて、前記
   応力検出回路の出力信号における、温度の関数と
   しての応力感度特性の直線性の向上を図るように
   したものである ことを特徴とする応力変換装置。 ３ 第１の伝導形の半導体材料から形成され、こ
   の半導体材料の主表面を共用する膜部およびこの
   膜部の周囲部分を保持する支持部を含む構造部に
   設けられてなる、応力検出回路とこの応力検出回
   路からの出力信号を受けてこれを増幅するととも
   に温度補償する信号処理回路とを備え；前記応力
   検出回路は、前記主表面の少なくとも膜部に延在
   する選択位置に設けられ、内部にドーパント原子
   の分布を有することにより第２の伝導形にされて
   いるとともに、所定の抵抗温度係数を有する、第
   １、第２、第３、第４の半導体ピエゾ抵抗領域を
   含んでいて、前記膜部に加えられる応力の強度変
   化および前記半導体材料の温度に依存した出力信
   号を生じ；前記信号処理回路は、前記半導体材料
   に設けられた演算増幅器と、前記半導体材料の主
   表面に設けられ、内部に前記半導体ピエゾ抵抗領
   域と同じドーパント原子の分布を有することによ
   り第２の伝導形にされているとともに、前記半導
   体ピエゾ抵抗領域の抵抗温度係数と同じ抵抗温度
   係数を有し、かつ、前記膜部に加えられる応力に
   対して鈍感であるゲイン調節用半導体抵抗領域
   と、前記半導体材料の主表面に設けられ、その抵
   抗温度係数の大きさが前記半導体ピエゾ抵抗領域
   の抵抗温度係数よりも小さく、かつ、前記膜部に
   加えられる応力に対して鈍感であるゲイン調節用
   低温度係数抵抗領域とを含んでいて、前記ゲイン
   調節用半導体抵抗領域と前記ゲイン調節用低温度
   係数抵抗領域は、前記演算増幅器の演算インピー
   ダンスを構成し、前記応力検出回路の出力信号の
   温度特性を補償するゲインを定めるようにした応
   力変換装置であつて； 前記応力検出回路は、さらに、前記半導体材料
   の主表面に設けられ、内部に前記半導体ピエゾ抵
   抗領域と同じドーパント原子の分布を有すること
   により第２の伝導形にされているとともに、前記
   半導体ピエゾ抵抗領域の前記抵抗温度係数と同じ
   抵抗温度係数を有し、かつ、前記膜部に加えられ
   る応力に対して鈍感である別の第１および第２の
   半導体抵抗領域と、前記半導体材料の主表面に設
   けられ、その抵抗温度係数の大きさが前記半導体
   ピエゾ抵抗領域の前記抵抗温度係数よりも小さ
   く、かつ、前記膜部に加えられる応力に対して鈍
   感である別の第１および第２の低温度係数抵抗領
   域とを含み、これらの第１および第２の半導体抵
   抗領域および第１および第２の低温度係数抵抗領
   域ならびに前記第１、第２、第３、第４の半導体
   ピエゾ抵抗領域それぞれには第１および第２の端
   部域が含まれ、前記第１および第３の半導体ピエ
   ゾ抵抗領域それぞれの前記第１の端部域は相互に
   電気的に接続されて応力検出回路の一方の出力端
   子手段となり、前記第２および第４の半導体ピエ
   ゾ抵抗領域それぞれの前記第１の端部域は相互に
   電気的に接続されて応力検出回路の他方の出力端
   子手段となり、前記第１の半導体抵抗領域の前記
   第１の端部域は前記第４の半導体ピエゾ抵抗領域
   の前記第２の端部域に電気的に接続され、前記第
   ２の半導体抵抗領域の前記第１の端部域は前記第
   ３の半導体ピエゾ抵抗領域の前記第２の端部域に
   電気的に接続され、前記第１および第２の半導体
   抵抗領域それぞれの前記第２の端部域は基準電位
   への電気接続用の端子手段に電気的に接続され、
   前記第１および第２の半導体ピエゾ抵抗領域それ
   ぞれの前記第２の端部域は電位源への電気接続用
   の端子手段に電気的に接続され、前記第１の低温
   度係数抵抗領域の第１および第２の端部域は前記
   第１の半導体抵抗領域の第１および第２の端部域
   にそれぞれ電気的に接続され、前記第２の低温度
   係数抵抗領域の第１および第２の端部域は前記第
   ２の半導体抵抗領域の第１および第２の端部域に
   それぞれ電気的に接続され、もつて、動作温度の
   変化に起因するゼロシフトの補償を図るようにし
   たものである ことを特徴とする応力変換装置。