JPH03220730A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH03220730A JPH03220730A JP1494790A JP1494790A JPH03220730A JP H03220730 A JPH03220730 A JP H03220730A JP 1494790 A JP1494790 A JP 1494790A JP 1494790 A JP1494790 A JP 1494790A JP H03220730 A JPH03220730 A JP H03220730A
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- Japan
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- gate
- layer
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- forming
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置の製造技術に関し、特に
選択エピタキシャル成長法を用いて低抵抗半導体層の形
成を行うＭ Ｅ Ｓ Ｆ Ｅ Ｔ （ＭＢｔａｌ Ｓｅ
ｍ１ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｃｌ Ｂｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ） に適用して有効な技術に
関するものである。
選択エピタキシャル成長法を用いて低抵抗半導体層の形
成を行うＭ Ｅ Ｓ Ｆ Ｅ Ｔ （ＭＢｔａｌ Ｓｅ
ｍ１ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｃｌ Ｂｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ） に適用して有効な技術に
関するものである。
ＧａＡｓＭＥＳＦＥＴの高性能化を図るため、有機金属
化学気相成長法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅ
ｍｉｃａＩ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ； Ｍ
ＯＣＶ Ｄ ）を利用してＧａＡｓ基板上に低抵抗半
導体層（ｎ“Ｇ ａ Ａ ｓ）を選択エピタキシャル成
長させる技術が利用されつつある。上記選択エピタキシ
ャル成長法によれば、従来のイオン注入法では得られな
い１０１８〜１０９／ｃｍ程度の高いキャリヤ濃度を有
する半導体層が得られるので、トランジスタの寄生抵抗
を低減し、ＧａＡｓＭＥＳＦＥＴの高速化を促進するこ
とができる。また従来のイオン注入法がＧａＡｓ基板中
に低抵抗半導体層域を形成するのに対し、上記選択エピ
タキシャル成長法は、ＧａΔＳ基板の上層に低抵抗半導
体層を形成することから、基板電流が低減され、これに
よりトランジスタの短チヤネル効果を抑制することがで
きるので、ゲート長の短縮化、すなわちＧａＡｓＭＥＳ
ＦＥＴの高集積化を促進することができる。
化学気相成長法（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅ
ｍｉｃａＩ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ； Ｍ
ＯＣＶ Ｄ ）を利用してＧａＡｓ基板上に低抵抗半
導体層（ｎ“Ｇ ａ Ａ ｓ）を選択エピタキシャル成
長させる技術が利用されつつある。上記選択エピタキシ
ャル成長法によれば、従来のイオン注入法では得られな
い１０１８〜１０９／ｃｍ程度の高いキャリヤ濃度を有
する半導体層が得られるので、トランジスタの寄生抵抗
を低減し、ＧａＡｓＭＥＳＦＥＴの高速化を促進するこ
とができる。また従来のイオン注入法がＧａＡｓ基板中
に低抵抗半導体層域を形成するのに対し、上記選択エピ
タキシャル成長法は、ＧａΔＳ基板の上層に低抵抗半導
体層を形成することから、基板電流が低減され、これに
よりトランジスタの短チヤネル効果を抑制することがで
きるので、ゲート長の短縮化、すなわちＧａＡｓＭＥＳ
ＦＥＴの高集積化を促進することができる。
なお、上記選択エピタキシャル成長法を用いたＧａＡｓ
ＭＥＳＦＥＴの製造技術について記載された文献の例と
しては、ｒＧａＡｓおよび関連化合物シンポジウム（”
Ｉｍｐｒｏｖｅｍｅｎｔ ｏｆ ｎ＋／ｎ−ＭＤＣＶＤ
ｉｎｔｅｒｆａｃｅ ａｎｄ ｉｔｓ ａｐｐｌｉｃａ
ｔｉｏｎ ｔｏ ｓ＋ｄｅｗａｌｌ ａｓｓｉｓｔｅｃ
ｌ ｎ”ＧａＡｓ ＭＩＥＳＦＥＴ” Ｐｒｏｃ、１２
ｔｈ Ｉｎｔ、 ＧａＡｓ ａｎｄ ｒｅｌａｔｅｄ
Ｃｏｍｐｏｕｎｄｓ Ｓｙｍ＋１．（１９８５）
Ｊ 、Ｐ ５０ ５がある。
ＭＥＳＦＥＴの製造技術について記載された文献の例と
しては、ｒＧａＡｓおよび関連化合物シンポジウム（”
Ｉｍｐｒｏｖｅｍｅｎｔ ｏｆ ｎ＋／ｎ−ＭＤＣＶＤ
ｉｎｔｅｒｆａｃｅ ａｎｄ ｉｔｓ ａｐｐｌｉｃａ
ｔｉｏｎ ｔｏ ｓ＋ｄｅｗａｌｌ ａｓｓｉｓｔｅｃ
ｌ ｎ”ＧａＡｓ ＭＩＥＳＦＥＴ” Ｐｒｏｃ、１２
ｔｈ Ｉｎｔ、 ＧａＡｓ ａｎｄ ｒｅｌａｔｅｄ
Ｃｏｍｐｏｕｎｄｓ Ｓｙｍ＋１．（１９８５）
Ｊ 、Ｐ ５０ ５がある。
上記従来技術は、あらかじめ形成したゲートをマスクに
用いて基板上に低抵抗半導体層を選択エピタキシャル成
長させるものであるが、その際ゲ−） （Ｗ Ｓ ｌｘ
） 上に低抵抗半導体膜（ｎ＋Ｇ ａ ＡＳ）が異常
析出し易く、これがソース−ドレイン間の短絡や層間耐
圧の低下の原因となるため、ＧａＡｓＭＥＳＦＥＴの高
集積化が妨げられるという欠点があった。
用いて基板上に低抵抗半導体層を選択エピタキシャル成
長させるものであるが、その際ゲ−） （Ｗ Ｓ ｌｘ
） 上に低抵抗半導体膜（ｎ＋Ｇ ａ ＡＳ）が異常
析出し易く、これがソース−ドレイン間の短絡や層間耐
圧の低下の原因となるため、ＧａＡｓＭＥＳＦＥＴの高
集積化が妨げられるという欠点があった。
その対策として、例えばゲート上にあらかじめ５１０２
あるいはＳｉ、Ｎ、などの絶縁層を積層した後、上記選
択エピタキシャル成長を行うことによってゲート上に上
記低抵抗半導体膜が異常成長するのを防止することが考
えられる。ゲート上に上記絶縁層を積層する最も簡便な
方法は、ゲート用のＷＳｉＸ膜上に絶縁膜を堆積し、ゲ
ート加工時に上記絶縁膜とＷＳｉｘ膜とを同時にパクー
ニングする方法である。ところが３１０２ あるいは３
１３Ｎ＋などの絶縁膜は、ＷＳｉｘ膜の加工に用いるフ
ッ素系エツチングガスに対するエツチングレートが’ｖ
Ｖｓｊｘ 膜よりも高いので、この方法でゲート加工を
行うと、ゲートの側壁がテーパ状となってしまい、ゲー
ト本来の形状が得られない。
あるいはＳｉ、Ｎ、などの絶縁層を積層した後、上記選
択エピタキシャル成長を行うことによってゲート上に上
記低抵抗半導体膜が異常成長するのを防止することが考
えられる。ゲート上に上記絶縁層を積層する最も簡便な
方法は、ゲート用のＷＳｉＸ膜上に絶縁膜を堆積し、ゲ
ート加工時に上記絶縁膜とＷＳｉｘ膜とを同時にパクー
ニングする方法である。ところが３１０２ あるいは３
１３Ｎ＋などの絶縁膜は、ＷＳｉｘ膜の加工に用いるフ
ッ素系エツチングガスに対するエツチングレートが’ｖ
Ｖｓｊｘ 膜よりも高いので、この方法でゲート加工を
行うと、ゲートの側壁がテーパ状となってしまい、ゲー
ト本来の形状が得られない。
そこで工程は増えるが、あらかじめゲートを形成した後
、基板上に上記絶縁膜を堆積し、次に上記絶縁膜を加工
してゲート上にのみ上記絶縁膜を残す方法が考えられる
。ところがこの方法は、上記絶縁膜の加工に用いるマス
クの合わせ余裕に限界があるため、ゲート長が２μｍ程
度以下のデバイスには適用することができない。またこ
の方法は、マスクの合わせずれに起因してゲートの一部
が露出することが不可避であるため、ゲートの露出面に
上記低抵抗半導体膜が異常析出してしまうという欠点が
ある。
、基板上に上記絶縁膜を堆積し、次に上記絶縁膜を加工
してゲート上にのみ上記絶縁膜を残す方法が考えられる
。ところがこの方法は、上記絶縁膜の加工に用いるマス
クの合わせ余裕に限界があるため、ゲート長が２μｍ程
度以下のデバイスには適用することができない。またこ
の方法は、マスクの合わせずれに起因してゲートの一部
が露出することが不可避であるため、ゲートの露出面に
上記低抵抗半導体膜が異常析出してしまうという欠点が
ある。
このように、ゲートをマスクに用いた選択エピタキシャ
ル成長法によって低抵抗半導体層を形成する従来技術は
、上記ゲート上に低抵抗半導体膜が異常析出するのを有
効に防止することができなかった。
ル成長法によって低抵抗半導体層を形成する従来技術は
、上記ゲート上に低抵抗半導体膜が異常析出するのを有
効に防止することができなかった。
本発明の目的は、ゲートをマスクに用いた選択エピタキ
シャル成長法によって低抵抗半導体層を形成する際に、
上記ゲート上に低抵抗半導体膜が異常析出するのを有効
に防止し、エピタキシャル成長の選択性を向上させるこ
とのできる技術を提供することにある。
シャル成長法によって低抵抗半導体層を形成する際に、
上記ゲート上に低抵抗半導体膜が異常析出するのを有効
に防止し、エピタキシャル成長の選択性を向上させるこ
とのできる技術を提供することにある。
本発明の上記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。
要を簡単に説明すれば、次のとおりである。
本願の一発明は、半導体基板上にゲートを形成するとと
もに、前記ゲート上に自己整合的に絶縁層を形成した後
、前記ゲートおよび絶縁層をマスクに用いて前記半導体
基板の活性領域上に低抵抗半導体層を選択エピタキシャ
ル成長させるにあたり、あらかじめ前記ゲート上に自己
整合的にシリコン層（またはアルミニウム層〉を形成し
た後、前記シリコン層（またはアルミニウム層）を酸化
処理して前記絶縁層を形成するＭＥＳＦＥＴの製造方法
である。
もに、前記ゲート上に自己整合的に絶縁層を形成した後
、前記ゲートおよび絶縁層をマスクに用いて前記半導体
基板の活性領域上に低抵抗半導体層を選択エピタキシャ
ル成長させるにあたり、あらかじめ前記ゲート上に自己
整合的にシリコン層（またはアルミニウム層〉を形成し
た後、前記シリコン層（またはアルミニウム層）を酸化
処理して前記絶縁層を形成するＭＥＳＦＥＴの製造方法
である。
本願の他の発明は、上記ゲートを高融点金属のシリサイ
ドおよびその上に積層された高融点金属の複合導電膜で
構成するものである。
ドおよびその上に積層された高融点金属の複合導電膜で
構成するものである。
上記した手段によれば、ゲート上に自己整合的に積層し
たシリコン層（またはアルミニウム層）を酸化処理する
ことにより、ゲートの加工精度を低下させることなくゲ
ート上に自己整合的に絶縁層を形成することができる。
たシリコン層（またはアルミニウム層）を酸化処理する
ことにより、ゲートの加工精度を低下させることなくゲ
ート上に自己整合的に絶縁層を形成することができる。
また上記した手段によれば、シリサイド上にシリサイド
よりも抵抗値の低い高融点金属を積層した複合導電膜か
らなるゲートを形成することにより、シリサイド単独で
ゲートを形成した場合に比べて抵抗値の低いゲートが得
られるので、ＭＥＳＦＥＴの高速化を促進することがで
きる。
よりも抵抗値の低い高融点金属を積層した複合導電膜か
らなるゲートを形成することにより、シリサイド単独で
ゲートを形成した場合に比べて抵抗値の低いゲートが得
られるので、ＭＥＳＦＥＴの高速化を促進することがで
きる。
以下、本実施例によるＧ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ
Ｅ Ｔの製造方法を第１図〜第６図に従って説明する
。
Ｅ Ｔの製造方法を第１図〜第６図に従って説明する
。
まず第１図に示すように、ＧａＡｓからなる高抵抗半導
体基板１の活性領域に、例えばシリコンをイオン注入法
にて導入し、次いで基板ｌをアニールすることにより、
ｎ形半導体層２を形成した後、例えばスパッタリング法
またはＣＶＤ法にて基板１の全面に第一の導電膜３、第
二の導電膜４およびシリコン膜５を順次堆積し、次いで
上記シリコン膜５上にゲート加工用のホトレジストマス
ク６を形成する。上記第一の導電膜３は、例えばＷＳＩ
Ｘなどのシリサイドからなり、上記第二の導電膜４は、
例えばＷなどの高融点金属からなる。
体基板１の活性領域に、例えばシリコンをイオン注入法
にて導入し、次いで基板ｌをアニールすることにより、
ｎ形半導体層２を形成した後、例えばスパッタリング法
またはＣＶＤ法にて基板１の全面に第一の導電膜３、第
二の導電膜４およびシリコン膜５を順次堆積し、次いで
上記シリコン膜５上にゲート加工用のホトレジストマス
ク６を形成する。上記第一の導電膜３は、例えばＷＳＩ
Ｘなどのシリサイドからなり、上記第二の導電膜４は、
例えばＷなどの高融点金属からなる。
次に第２図に示すように、上記導電膜３．４およびシリ
コン膜５をドライエツチングにより順次加工してシリサ
イドおよび高融点金属の複合導電膜からなるゲート７を
形成するとともに、上記ゲート７上に自己整合的にシリ
コン層５ａを形成する。上記導電膜３．４およびシリコ
ン膜５を加工するには、例えば塩素系のエツチングガス
を用い８ た反応性イオンエツチング（ＲＩＥ）法にて行う。
コン膜５をドライエツチングにより順次加工してシリサ
イドおよび高融点金属の複合導電膜からなるゲート７を
形成するとともに、上記ゲート７上に自己整合的にシリ
コン層５ａを形成する。上記導電膜３．４およびシリコ
ン膜５を加工するには、例えば塩素系のエツチングガス
を用い８ た反応性イオンエツチング（ＲＩＥ）法にて行う。
次に第３図に示すように、例えばＣＶＤ法にて基板１の
全面に堆積した３１０２などの絶縁膜８を、例えば反応
性イオンエツチング（ＲＩ Ｅ）法にて加工することに
より、ゲート７の側壁にサイドウオールスペーサ８ａを
形成すると共に、活性領域上の上記絶縁膜８を除去して
前記ｎ形半導体層２を基板１の表面に露出させる。
全面に堆積した３１０２などの絶縁膜８を、例えば反応
性イオンエツチング（ＲＩ Ｅ）法にて加工することに
より、ゲート７の側壁にサイドウオールスペーサ８ａを
形成すると共に、活性領域上の上記絶縁膜８を除去して
前記ｎ形半導体層２を基板１の表面に露出させる。
次に第４図に示すように、ゲート７上に積層された上記
シリコン層５ａを酸化処理してＳ】０２からなる絶縁層
５ｂを形成する。上記シリコン層５ａを酸化処理するに
は、例えばオゾンを含有する雰囲気中で基板１の表面に
紫外線を照射して行う。これにより、ゲート７上に自己
整合的に絶縁層５ｂが形成される。
シリコン層５ａを酸化処理してＳ】０２からなる絶縁層
５ｂを形成する。上記シリコン層５ａを酸化処理するに
は、例えばオゾンを含有する雰囲気中で基板１の表面に
紫外線を照射して行う。これにより、ゲート７上に自己
整合的に絶縁層５ｂが形成される。
次に第５図に示すように、上記基板１の表面に露出した
ｎ形溝導体層２上にＭＯＣＶＤ法にてソース、ドレイン
を構成するｎ＋形形溝導体層低抵抗半導体層）９を選択
的にエピタキシャル成長させる。このときゲート７の上
には前記絶縁層５ｂが積層されているので、ゲート７上
にｎ“形半導体膜が異常析出することはない。またゲー
ト７の側壁には前記サイドウオールスペーサ８ａが形成
されているので、ゲート７の側壁にｎ＋形半導体膜が異
常析出することもない。上記ｎ＋形形溝導体層を形成す
るには、例えばトリメチルガリウム、アルシンおよび水
素の混合ガスを用い、ｎ形不純物としてジシランあるい
は硫化水素などを用いる。
ｎ形溝導体層２上にＭＯＣＶＤ法にてソース、ドレイン
を構成するｎ＋形形溝導体層低抵抗半導体層）９を選択
的にエピタキシャル成長させる。このときゲート７の上
には前記絶縁層５ｂが積層されているので、ゲート７上
にｎ“形半導体膜が異常析出することはない。またゲー
ト７の側壁には前記サイドウオールスペーサ８ａが形成
されているので、ゲート７の側壁にｎ＋形半導体膜が異
常析出することもない。上記ｎ＋形形溝導体層を形成す
るには、例えばトリメチルガリウム、アルシンおよび水
素の混合ガスを用い、ｎ形不純物としてジシランあるい
は硫化水素などを用いる。
最後に第６図に示すように、上記ｎ４形半導体層９の上
に、例えばＡ ｕ ／ Ｇ ｅなどからなるオーミック
電極１０を形成することにより、ＧａＡｓＭＥＳＦＥＴ
が完成する。
に、例えばＡ ｕ ／ Ｇ ｅなどからなるオーミック
電極１０を形成することにより、ＧａＡｓＭＥＳＦＥＴ
が完成する。
このように、本実施例によれば下記のような効果を得る
ことができる。
ことができる。
〔１）、基板１上に導電膜３，４を順次堆積した後、上
記導電膜４上にシリコン膜５を堆積し、次いで上記シリ
コン膜５および導電膜３，４をドライエツチング加工し
てゲート７およびシリコン層５ａを形成し、続いて上記
シリコン層５ａを酸化処理して絶縁層５ｂを形成した後
、上記ゲート７および絶縁層５ｂをマスクに用いて基板
１の活性領域上にｎ４形半導体層９を選択的にエピタキ
シャル成長させることにより、ゲート７の加工精度を低
下させることなく、ゲート７上に絶縁層５Ｃを自己整合
的に形成することができる。これにより、基板１の活性
領域上にｎ゛形半導体層９を選択エピタキシャル成長さ
せる際、上記ゲート７上にｎ゛形半導体膜が異常析出す
るのを確実に防止することができ、上記エピタキシャル
成長の選択性が向上する。
記導電膜４上にシリコン膜５を堆積し、次いで上記シリ
コン膜５および導電膜３，４をドライエツチング加工し
てゲート７およびシリコン層５ａを形成し、続いて上記
シリコン層５ａを酸化処理して絶縁層５ｂを形成した後
、上記ゲート７および絶縁層５ｂをマスクに用いて基板
１の活性領域上にｎ４形半導体層９を選択的にエピタキ
シャル成長させることにより、ゲート７の加工精度を低
下させることなく、ゲート７上に絶縁層５Ｃを自己整合
的に形成することができる。これにより、基板１の活性
領域上にｎ゛形半導体層９を選択エピタキシャル成長さ
せる際、上記ゲート７上にｎ゛形半導体膜が異常析出す
るのを確実に防止することができ、上記エピタキシャル
成長の選択性が向上する。
（２）、シリサイドからなる導電膜３上に、上記シリサ
イドよりも抵抗値の低い高融点金属からなる第二の導電
膜４を積層し、上記導電膜３，４の複合導電膜からなる
ゲート７を形成したことにより、シリサイドからなる導
電膜３単独でゲート７を形成した場合に比べてＧａＡｓ
ＭＥＳＦＥＴを高速化することができる。
イドよりも抵抗値の低い高融点金属からなる第二の導電
膜４を積層し、上記導電膜３，４の複合導電膜からなる
ゲート７を形成したことにより、シリサイドからなる導
電膜３単独でゲート７を形成した場合に比べてＧａＡｓ
ＭＥＳＦＥＴを高速化することができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱し１ ない範囲で種々変更可能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱し１ ない範囲で種々変更可能であることはいうまでもない。
前記実施例では、導電膜上にシリコン膜を堆積し、その
後上記シリコン膜を酸化処理してゲート上に絶縁層を形
成したが、これに限定されるものではなく、例えば導電
膜上にアルミニウム膜を堆積し、その後上記アルミニウ
ム膜を酸化処理してゲート上に酸化アルミニウムからな
る絶縁層を形成してもよい。
後上記シリコン膜を酸化処理してゲート上に絶縁層を形
成したが、これに限定されるものではなく、例えば導電
膜上にアルミニウム膜を堆積し、その後上記アルミニウ
ム膜を酸化処理してゲート上に酸化アルミニウムからな
る絶縁層を形成してもよい。
前記実施例では、オゾンを含有する雰囲気中で基板の表
面に紫外線を照射することによってゲート上に絶縁層を
形成したが、これに限定されるものではなく、例えばゲ
ート上のシリコン（またはアルミニウム）を熱酸化して
ゲート上に絶縁層を形成してもよい。
面に紫外線を照射することによってゲート上に絶縁層を
形成したが、これに限定されるものではなく、例えばゲ
ート上のシリコン（またはアルミニウム）を熱酸化して
ゲート上に絶縁層を形成してもよい。
前記実施例では、ＷＳｉＸおよびＷ（ｌｌり複合導電膜
にてゲートを構成したが、ＷＳｉＸ以外のシリサイド（
ＭｏＳｉＸ、Ｔｉ５ｉＸなど）およびＷ以外の高融点金
属（Ｍｏ、Ｔｉなど）の複合導電膜にてゲートを構成し
てもよい。またシリサイド＝ １２− 単独あるいは高融点金属単独でゲートを構成してもよい
が、シリサイド単独の場合は実施例に比べて高速動作が
得られないという不利益があり、高融点金属単独の場合
は実施例に比べてショットキ特性の点で劣るという不利
益がある。
にてゲートを構成したが、ＷＳｉＸ以外のシリサイド（
ＭｏＳｉＸ、Ｔｉ５ｉＸなど）およびＷ以外の高融点金
属（Ｍｏ、Ｔｉなど）の複合導電膜にてゲートを構成し
てもよい。またシリサイド＝ １２− 単独あるいは高融点金属単独でゲートを構成してもよい
が、シリサイド単独の場合は実施例に比べて高速動作が
得られないという不利益があり、高融点金属単独の場合
は実施例に比べてショットキ特性の点で劣るという不利
益がある。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
〔ｌ）、半導体基板上にゲートを形成するとともに、前
記ゲート上に自己整合的にシリコン層（またはアルミニ
ウム層）を形成した後、上記シリコン層（またはアルミ
ニウム層）を酸化処理してこれを絶縁層とし、次いで前
記ゲートおよび絶縁層をマスクに用いて前記半導体基板
の活性領域上に低抵抗半導体層を選択エピタキシャル成
長させる本発明のＭＥＳＦＥＴの製造方法によれば、基
板の活性領域上に上記低抵抗半導体層をエピタキシャル
成長させる際、上記ゲート上に低抵抗半導体膜が異常析
出するのを確実に防止することができるので、上記エピ
タキシャル成長の選択性を向」ニさせることができる。
記ゲート上に自己整合的にシリコン層（またはアルミニ
ウム層）を形成した後、上記シリコン層（またはアルミ
ニウム層）を酸化処理してこれを絶縁層とし、次いで前
記ゲートおよび絶縁層をマスクに用いて前記半導体基板
の活性領域上に低抵抗半導体層を選択エピタキシャル成
長させる本発明のＭＥＳＦＥＴの製造方法によれば、基
板の活性領域上に上記低抵抗半導体層をエピタキシャル
成長させる際、上記ゲート上に低抵抗半導体膜が異常析
出するのを確実に防止することができるので、上記エピ
タキシャル成長の選択性を向」ニさせることができる。
（２）、高融点金属とそのシリサイドの複合導電膜にて
ゲートを構成することにより、ＭＥＳＦＥＴの高速化を
促進することができる。
ゲートを構成することにより、ＭＥＳＦＥＴの高速化を
促進することができる。
第１図乃至第６図は、本発明の一実施例である半導体集
積回路装置の製造方法を工程順に示す半導体基板の要部
断面図である。 １・・・半導体基板、２・・・ｎ形半導体層、３．４・
・・導電膜、５・・・シリコン膜、５ａ・・・シリコン
層、５ｂ・・・絶縁層、６・・・ホトレジストマスク、
７・・・ゲート、８・・・絶縁膜、８ａ・・・サイドウ
オールスペーサ、９・・・ｎ゛形半導体層（低抵抗半導
体層）、１０・・・電極。 １７７ ｎＬ
積回路装置の製造方法を工程順に示す半導体基板の要部
断面図である。 １・・・半導体基板、２・・・ｎ形半導体層、３．４・
・・導電膜、５・・・シリコン膜、５ａ・・・シリコン
層、５ｂ・・・絶縁層、６・・・ホトレジストマスク、
７・・・ゲート、８・・・絶縁膜、８ａ・・・サイドウ
オールスペーサ、９・・・ｎ゛形半導体層（低抵抗半導
体層）、１０・・・電極。 １７７ ｎＬ
Claims (1)
- 【特許請求の範囲】 １、半導体基板上にゲートを形成するとともに、前記ゲ
ート上に自己整合的に絶縁層を形成した後、前記ゲート
および絶縁層をマスクに用いて前記半導体基板の活性領
域上に低抵抗半導体層を選択エピタキシャル成長させる
工程を含むＭＥＳＦＥＴの製造方法であって、前記ゲー
ト上に自己整合的にシリコン層を形成した後、前記シリ
コン層を酸化処理して前記絶縁層を形成することを特徴
とする半導体集積回路装置の製造方法。 ２、前記ゲート上に自己整合的にシリコン層を形成する
手段に代えて、前記ゲート上に自己整合的にアルミニウ
ム層を形成した後、前記アルミニウム層を酸化処理して
前記絶縁層を形成することを特徴とする請求項１記載の
半導体集積回路装置の製造方法。 ３、オゾンを含有する雰囲気中で紫外線を照射すること
によって前記酸化処理を行うことを特徴とする請求項１
または２記載の半導体集積回路装置の製造方法。 ４、前記ゲートは、高融点金属のシリサイドおよびその
上に積層された高融点金属の複合導電膜からなることを
特徴とする請求項１、２または３記載の半導体集積回路
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1494790A JPH03220730A (ja) | 1990-01-26 | 1990-01-26 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1494790A JPH03220730A (ja) | 1990-01-26 | 1990-01-26 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03220730A true JPH03220730A (ja) | 1991-09-27 |
Family
ID=11875170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1494790A Pending JPH03220730A (ja) | 1990-01-26 | 1990-01-26 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03220730A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0875931A1 (de) * | 1997-04-29 | 1998-11-04 | Siemens Aktiengesellschaft | Verfahren zur Herstellung einer CMOS-Schaltungsanordnung |
-
1990
- 1990-01-26 JP JP1494790A patent/JPH03220730A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0875931A1 (de) * | 1997-04-29 | 1998-11-04 | Siemens Aktiengesellschaft | Verfahren zur Herstellung einer CMOS-Schaltungsanordnung |
| US5913115A (en) * | 1997-04-29 | 1999-06-15 | Siemens Aktiengesellschaft | Method for producing a CMOS circuit |
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