JPH1064924A - 半導体装置、及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート電極のエッジ部でのカバレッジが良好
で、しかもスパッタ時の基板ダメージを除去する修復工
程を追加する必要がない、埋め込みゲート構造を有する
半導体装置、及びその製造方法を提供すること。 【解決手段】 その底面部がエピタキシャル成長方法を
用いて形成されたｎ−ＡｌＧａＡｓエッチングストッパ
層２からなり、その側面部がエピタキシャル成長方法を
用いて形成されたｉ−ＧａＡｓ層１からなる、ゲート電
極形成領域の凹部（堀り込み部１ａ）に、選択エピタキ
シャル結晶成長法を用いて半導体層を形成することによ
り埋め込み型のゲート電極１７を形成する。 【効果】 ｐ型半導体よりなるゲート電極１７が、ドラ
イエッチングにより加工したｉ−ＧａＡｓ層１の垂直
面、及びｎ−ＡｌＧａＡｓエッチングストッパ層２の水
平面に沿って、上記掘り込み部１ａ内に隙間なく形成さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置、及び
その製造方法に関し、特に、埋め込み型のゲート電極を
有する半導体装置において、ゲート長の制御性の向上を
図ったもの、及び埋め込みゲート構造を安価に形成する
ものに関するものである。

【０００２】

【従来の技術】図１３は、例えば、特開昭５−１２９３
３９号公報に示された、従来の埋め込みゲート構造を有
する半導体装置の断面側面図を示す。図１３において、
５は半絶縁性ＧａＡｓ基板、４は半絶縁性ＧａＡｓ基板
５の上に形成されたバッファ層、３はバッファ層４の所
定領域に形成されたｎ−ＧａＡｓ活性層、７はバッファ
層４のｎ−ＧａＡｓ活性層３が形成されていない領域に
形成されたｎ⁺ オーミックコンタクト領域、２は上記ｎ
−ＧａＡｓ活性層３の上に形成されたｎ−ＡｌＧａＡｓ
エッチングストッパ層、１は上記ｎ−ＡｌＧａＡｓエッ
チングストッパ層２の所定領域に形成されたｉ−ＧａＡ
ｓ層、１０は上記ｎ−ＡｌＧａＡｓエッチングストッパ
層２にその下部が接するように形成された、ＷＳｉから
成るゲート電極、８は上記ｉ−ＧａＡｓ層１の上に形成
されたＳｉＯ2 絶縁膜、１３は上記ゲート電極１０の上
に、メッキ給電層となるＡｕ上部ゲート電極下地膜１１
を介して形成されたＡｕからなる上部ゲート電極、１５
は上記ｎ⁺ オーミックコンタクト領域７の上に形成され
たＡｕＧｅ系金属よりなるドレイン電極、１６は同じく
上記ｎ⁺ オーミックコンタクト領域７の上に形成された
ＡｕＧｅ系金属よりなるソース電極である。

【０００３】図１４は、以上のような構成を有する半導
体装置の製造工程を示す断面側面図であり、以下、図１
４に従って製造方法を説明する。

【０００４】まず、半絶縁性ＧａＡｓ基板５上に、エピ
タキシャル結晶成長法により、バッファ層４，ｎ−Ｇａ
Ａｓ層（活性層）３，ｎ−ＡｌＧａＡｓエッチングスト
ッパ層２，ｉ−ＧａＡｓ層１をそれぞれ順次形成（図１
４(a))した後、フォトレジスト６を上記ｉ−ＧａＡｓ層
１の上の所定部分に形成してパターニングを行い、得ら
れたパターンをマスクとしてイオン注入・アニール法を
用いて所定部分のｎ−ＧａＡｓ層（活性層）３，ｎ−Ａ
ｌＧａＡｓエッチングストッパ層２，ｉ−ＧａＡｓ層１
をｎ⁺ オーミックコンタクト領域７にする（図１４
(b))。

【０００５】次に上記フォトレジスト６を除去した後、
半導体基板全面にＳｉＯ2 絶縁膜８を堆積し（図１４
(c))、続いてフォトレジスト９をマスクとしてパターニ
ングを行い、ゲート形成部となる領域に存在するＳｉＯ
2 絶縁膜８を開口し（図１４(d))する。

【０００６】次いで、図１４(e) に示すように、上記Ｓ
ｉＯ2 絶縁膜８の開口に露呈する部分のｉ−ＧａＡｓ層
１のみをドライエッチングにより選択的に除去し、堀り
込み部を形成する。このとき、下方に形成されたｎ−Ａ
ｌＧａＡｓエッチングストッパ層２によって、ｎ−Ｇａ
Ａｓ層（活性層）３がエッチングされるのが防止するよ
うにしている。

【０００７】その後、図１４(f) に示すように、ゲート
電極（ＷＳｉ）１０，メッキ給電層となるＡｕ上部ゲー
ト電極下地膜１１をスパッタ法によりウエハ全面に堆積
した後、フォトレジストにてＴ型のゲート形状になるよ
うにパターニングを行う。

【０００８】続いて、フォトレジスト１２をマスクに、
Ａｕメッキにより上部ゲート電極１３を形成し（図１４
(g))、続いて該フォトレジスト１２を除去した後、ゲー
ト金属（ＷＳｉ），Ａｕ上部ゲート電極下地膜１１の不
要部分をイオンミリング、及びドライエッチングにより
除去して図１４(h) に示すように加工し、ゲート電極を
形成する。

【０００９】その後、ソース・ドレイン電極形成部のＳ
ｉＯ2 絶縁膜８をフォトレジスト１４をマスクとして開
口し下部のｎ⁺ オーミックコンタクト領域７を露呈させ
（図１４(i))、該フォトレジスト１４をマスクとして用
いて、蒸着／リフトオフ法にてＡｕＧｅ系金属よりなる
ドレイン電極１５，ソース電極１６を形成し（図１４
(j))、図１３に示すような半導体装置を得ることができ
る。

【００１０】以上のように構成された半導体装置は、金
属と半導体とが接触してなるショットキーゲートを有
し、ショットキー障壁を逆バイアスして空間電荷領域の
幅を変えてキャリアの流れを制御する、いわゆるショッ
トキー（バリア）ゲート電界効果トランジスタを構成し
ている。

【００１１】一般に、リセス構造を有する電界効果トラ
ンジスタでは、リセス形成時のエッチングに用いたマス
クを用いて、スパッタ等で単にゲート電極を形成した場
合、ゲート電極端からソース・ドレイン電極間の領域に
存在する半導体基板表面は露呈することになるため、こ
の領域に表面準位が存在し、この表面準位によって発生
した表面空乏層がゲートに印加されたパルス信号に追従
しないため、ＲＦ動作時のパルス応答遅延などを引き起
こすことがあるということが知られている。

【００１２】しかしながら、上記のようにしてリセスを
形成し、ウエハ全面にスパッタ等でゲート金属等を堆積
させて、後に不要部分の金属層を除去してゲート電極を
作成する方法で製造された埋込ゲート型の電界効果トラ
ンジスタでは、ゲート電極端からソース・ドレイン電極
間の領域に存在する半導体基板はゲート金属と比較的密
着しているため、ゲート端からソース・ドレイン電極間
の領域での表面空乏層が、ゲート直下のチャネル変調に
影響を及ぼすのを抑制して、キャリアの移動度を向上す
ることができるという利点がある。

【００１３】

【発明が解決しようとする課題】従来の半導体装置、及
びその製造方法は以上のように構成されており、ゲート
電極端からソース・ドレイン電極間の領域の半導体層が
比較的ゲート金属と密着しているために、該領域におい
て、表面空乏層がゲート直下のチャネル変調に影響を及
ぼすのを抑制し、キャリアの移動度の向上を図ることが
できるものであるが、ゲート電極の形成にスパッタ法を
用いており、このため、スパッタによる被覆性の限界の
ため、埋め込みゲート電極のエッジ部で、ゲート金属と
半導体基板との間に隙間が生じ、ゲート長の制御性の向
上、及び信頼性の向上が難しく、また短ゲート長化など
の微細加工が困難であるという問題点があった。

【００１４】また、ゲート直下の半導体基板へのスパッ
タ時に、基板にダメージを及ぼし、ＤＣ特性を劣化させ
る可能性があるため、ＤＣ特性の改善のためにスパッタ
後に４００℃以上の高温アニール等を行う必要があり、
製造工程が複雑化し、ひいては製造コストが高くなると
いう問題点があった。

【００１５】また、エピタキシャル結晶成長法を用いて
形成した半導体基板では、埋め込みゲート電極の側面部
分が接する半導体層のキャリア濃度を低濃度、もしくは
アンドープにすることが容易であり、高いゲート逆方向
耐圧を有する半導体装置を容易に得ることができるが、
エピタキシャル結晶成長法は高価な製造方法であり、安
価な注入・アニール法を用いるのに比べてコストが高く
なるため、高いゲート逆方向耐圧を有する埋め込みゲー
ト構造を有する半導体装置を安価に製造することが困難
であるという問題点があった。

【００１６】この発明は上記のような問題点を解決する
ためになされたものであり、ゲート電極のエッジ部での
カバレッジが良好で、しかもスパッタ時の基板ダメージ
を除去する修復工程を追加する必要がない、埋め込みゲ
ート構造を有する半導体装置、及びその製造方法を提供
することを目的とする。

【００１７】また、注入・アニール法を利用して、高い
ゲート逆方向耐圧を有する埋め込みゲート構造の電界効
果トランジスタを安価に製造することができる半導体装
置、及びその製造方法を提供するものである。

【００１８】

【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、半絶縁性化合物半導体基板上に形成さ
れた第１導電型のエピタキシャル結晶成長層からなるソ
ース・ドレイン領域、及びチャネル領域と、上記第１導
電型のエピタキシャル結晶成長層上に形成され、上記チ
ャネル領域に開口部を有するエピタキシャル結晶成長層
からなる真性半導体層と、上記真性半導体層の開口部内
において選択成長された第２導電型のエピタキシャル結
晶成長層からなるゲート電極とを備えたものである。

【００１９】また、この発明の請求項２に係る半導体装
置は、上記請求項１記載の半導体装置において、上記第
２導電型のエピタキシャル結晶成長層からなるゲート電
極として、その上部ほど小さいバンドギャップを有する
ものを備えたものである。

【００２０】また、この発明の請求項３に係る半導体装
置は、半絶縁性化合物半導体基板上に形成された第１導
電型のエピタキシャル結晶成長層からなるソース・ドレ
イン領域、及びチャネル領域と、上記第１導電型のエピ
タキシャル結晶成長層のチャネル領域上に形成され、そ
の中央部にゲート電極となる第２導電型領域を有し、該
第２導電型領域と上記ソース・ドレイン領域との間の領
域に真性半導体領域を有するエピタキシャル結晶成長層
とを備えたものである。

【００２１】また、この発明の請求項４に係る半導体装
置は、チャネル領域が形成される部分に凹部を有する半
絶縁性化合物半導体基板と、該半絶縁性化合物基板の上
記凹部に不純物を注入することによって形成されたチャ
ネル領域と、上記チャネル領域を囲むように形成された
マスクを用いて不純物を斜め注入することによって形成
され、上記マスク下方の半絶縁性化合物基板の内部で上
記チャネル領域と接続するソース・ドレイン領域と、上
記不純物の斜め注入時に上記マスク下方の半絶縁性化合
物半導体基板領域が残存することにより形成された真性
半導体領域と、上記凹部に形成されたゲート電極とを備
えたものである。

【００２２】また、この発明の請求項５に係る半導体装
置は、上記請求項１ないし４のいずれかに記載の半導体
装置において、上記ゲート電極の上に、ゲート金属層を
備えたものである。

【００２３】また、この発明の請求項６に係る半導体装
置の製造方法は、半絶縁性化合物半導体基板の上に第１
導電型の半導体層をエピタキシャル成長させる工程と、
上記第１導電型のエピタキシャル層上に真性半導体層を
エピタキシャル成長させる工程と、上記真性半導体層
の，ゲート電極が形成される部分に相当する領域を開口
して、上記第１導電型のエピタキシャル結晶成長層を露
呈させる工程と、上記露呈した第１導電型の半導体層の
上に第２導電型の半導体層をエピタキシャル成長させて
ゲート電極を形成する工程とを備えたものである。

【００２４】また、この発明の請求項７に係る半導体装
置の製造方法は、半絶縁性化合物半導体基板の上に第１
導電型の半導体層をエピタキシャル成長させる工程と、
上記第１導電型のエピタキシャル層上に第２導電型の半
導体層をエピタキシャル成長させる工程と、マスクを用
いて上記第２導電型の半導体層をエッチングしてその不
要部分を除去することで、上記第２導電型の半導体層か
らなるゲート電極を形成する工程と、上記マスクを用い
て基板全面に真性半導体層をエピタキシャル成長させ、
上記ゲート電極と接続する真性半導体領域を形成する工
程とを備えたものである。

【００２５】また、この発明の請求項８に係る半導体装
置の製造方法は、半絶縁性化合物半導体基板の上に絶縁
膜を形成し、マスクを用いて該絶縁膜の所定部分に開口
部を形成する工程と、上記マスクと上記開口部が形成さ
れた絶縁膜とをマスクとしてエッチングを行い上記半絶
縁性化合物半導体基板に凹部を形成する工程と、上記マ
スクを除去した後、上記凹部、及び該凹部近傍の絶縁膜
を覆うマスクを用いて上記絶縁膜をエッチングし、上記
凹部近傍に上記絶縁膜を残す工程と、上記残存した絶縁
膜をマスクとして不純物注入を行い、上記凹部にチャネ
ル領域を形成する工程と、上記凹部近傍に残存した絶縁
膜側面、及び上記凹部側面に導電体からなるサイドウォ
ールを形成する工程と、上記残存した絶縁膜、及びサイ
ドウォールをマスクとして不純物を斜め注入して、上記
残存した絶縁膜、及びサイドウォールの下方にて上記チ
ャネル領域と接続するソース・ドレイン領域を形成する
工程とを備えたものである。

【００２６】また、この発明の請求項９に係る半導体装
置の製造方法は、上記請求項６ないし８のいずれかに記
載の半導体装置の製造方法において、上記ゲート電極上
にゲート金属層を形成する工程を備えたものである。

【００２７】

【発明の実施の形態】

実施の形態１．図１は、本発明の実施の形態１による，
選択エピタキシャル成長法を用いて埋め込みゲート構造
を形成することを特徴とした半導体装置の平面パターン
を示す図である。また、図２は、図１中のＡ−Ａ’線に
沿って切断した断面側面図である。図において、５は半
絶縁性ＧａＡｓ基板、４はこの半絶縁性ＧａＡｓ基板５
の上に形成されたバッファ層、３はこのバッファ層４の
所定領域に形成され、厚みが２００〜２０００オングス
トロームで、不純物濃度が１０¹⁷〜５×１０¹⁸／cm³ で
あるｎ−ＧａＡｓ活性層、７は上記バッファ層４のｎ−
ＧａＡｓ活性層３が形成されていない領域に形成された
ｎ⁺ オーミックコンタクト領域、２は上記ｎ−ＧａＡｓ
活性層３の上に形成され、厚みが５０〜１０００オング
ストロームで、不純物濃度が１０¹⁶〜１０¹⁸／cm3 であ
るｎ−ＡｌＧａＡｓエッチングストッパ層、１は上記ｎ
−ＡｌＧａＡｓエッチングストッパ層２の所定領域に形
成されたｉ−ＧａＡｓ層、８はこのｉ−ＧａＡｓ層１の
上に形成されたＳｉＯ2 絶縁膜、１５は上記ｎ⁺ オーミ
ックコンタクト領域７の上に形成されたＡｕＧｅ系金属
よりなるドレイン電極、１６は同じく上記ｎ⁺ オーミッ
クコンタクト領域７の上に形成されたＡｕＧｅ系金属よ
りなるソース電極、１７は、例えばｐ⁺ −ＩｎＧａＡｓ
／ｐ⁺ −ＧａＡｓ／ｐ−ＡｌＧａＡｓ（ｐ⁺ 層濃度：１
×１０¹⁸〜５×１０¹⁸／cm³ ）で形成されるｐ型半導体
よりなるゲート電極である。

【００２８】以上のように、ゲート領域にｐｎ接合を有
する電界効果トランジスタは、ＪＦＥＴ(Junction Fiel
d Transistor)として知られており、そのｐｎ接合を逆
バイアスし、ゲート直下の空間電荷領域幅を制御するこ
とによってドレイン電流が制御されるものである。

【００２９】次に上記半導体装置の製造方法を図３の製
造方法を示す断面側面図を参照しつつ説明する。まず、
従来と同様な方法を用い、図１４(a) 〜図１４(d) に示
した工程を経て、エピタキシャル結晶成長法により形成
した半導体基板に、図３(a) に示すように、フォトレジ
スト９を用いて、該フォトレジスト９によって開口され
た部分に露呈するｉ−ＧａＡｓ層１のみを、塩素系ガス
を用いたドライエッチングにより選択的に除去し、堀り
込み部１ａを形成する。

【００３０】その後、フォトレジスト９を除去し、図３
(b) に示すように、開口部を有するＳｉＯ2 絶縁膜８を
マスクとして上記作成した堀り込み部１ａに、ＭＯＣＶ
Ｄ(Metal Organic Chemical Vapor Deposition) 、もし
くはＣＢＥ（Chemical beamEpitaxy)を用いて、下部よ
り、ｐ−ＡｌＧａＡｓ，ｐ⁺ −ＧａＡｓ，ｐ⁺ −ＩｎＧ
ａＡｓを選択エピタキシャル成長を用いて順次形成し
て、ｐ型半導体よりなるゲート電極１７を形成する。こ
のようにゲート電極１７をその下部より、ｐ−ＡｌＧａ
Ａｓ，ｐ⁺ −ＧａＡｓ，ｐ⁺ −ＩｎＧａＡｓと、バンド
ギャップが小さくなる順に堆積することにより、最上部
のｐ⁺ −ＩｎＧａＡｓと、後に形成する配線メタル間に
アニール処理を施すことなく、オーム性接触を得ること
ができる。

【００３１】その後は、従来と同様な方法を用い、ソー
ス・ドレイン電極形成部のＳｉＯ2絶縁膜８を、フォト
レジスト１４をマスクとして開口し（図３(c))、該フォ
トレジスト１４を用いて蒸着／リフトオフ法にて、Ａｕ
Ｇｅ系金属よりなるドレイン電極１５，ソース電極１６
を形成し（図３(d))、図２に示すような半導体装置を得
ることができる。

【００３２】このように本実施の形態１によれば、その
底面部がエピタキシャル成長方法を用いて形成されたｎ
−ＡｌＧａＡｓ層２からなり、その側面部がエピタキシ
ャル成長方法を用いて形成されたｉ−ＧａＡｓ層１から
なる、ゲート電極形成領域の凹部（堀り込み部１ａ）
に、選択エピタキシャル結晶成長法を用いて半導体層を
形成することにより埋め込み型のゲート電極１７を得る
ようにしたので、ドライエッチングにより加工したｉ−
ＧａＡｓ層１の垂直面、及びｎ−ＡｌＧａＡｓ層２の水
平面に沿って、ｐ型半導体よりなるゲート電極１７が上
記掘り込み部１ａ内に隙間なく形成されるようになり、
ゲート長の制御性および信頼性が向上し、短ゲート長化
などの微細化加工を、デバイスの特性を低下させること
なく行うことができる。

【００３３】また、従来のようにスパッタ法を用いてゲ
ート電極を形成するものでないため、スパッタによるゲ
ート形成に伴うダメージがなく、従って、後で該ダメー
ジを修復するためのアニール工程等の処理を行う必要も
ない。

【００３４】また、埋め込みゲート電極１７にｐ型半導
体を用いているため、同一ピンチオフ電圧を有する従来
の金属／半導体ショットキー接合型の半導体装置に比
べ、飽和ドレイン電流の最大値を向上することができ
る。

【００３５】さらに、上記ゲート電極１７を形成する際
に、その下方より、ｐ−ＡｌＧａＡｓ，ｐ⁺ −ＧａＡ
ｓ，ｐ⁺ −ＩｎＧａＡｓとバンドギャップが小さくなる
順に堆積を行うことにより、最上部のｐ⁺ −ＩｎＧａＡ
ｓと、これの上に形成することになる配線メタル間にア
ニール処理を施さなくとも容易にオーム性接触を得るこ
とができる。

【００３６】実施の形態２．図４は、本実施の形態２に
よる，選択エピタキシャル成長法を用いて埋め込みゲー
ト構造を形成し、実施の形態１に示した半導体装置を更
に発展させて高性能化を図るようにしたことを特徴とし
た半導体装置の平面パターンを示す図である。また、図
５は、図５のＢ−Ｂ’線に沿って切断した断面側面図で
ある。図において、１７はｐ⁺ −ＩｎＧａＡｓ／ｐ⁺ −
ＧａＡｓ／ｐ−ＡｌＧａＡｓ（ｐ⁺ 層濃度：＞１×１０
¹⁸／cm³ ）で形成されるｐ型半導体よりなるゲート電
極、１１はＡｕ上部ゲート電極下地膜、１３はＡｕより
なる上部ゲート電極、１８は、ＳｉＯ2 絶縁膜８、及び
上記ゲート電極１７の一部を覆うようにして形成された
ＳｉＯ2 絶縁膜である。

【００３７】次に上記半導体装置の製造方法を図６の製
造方法を示す断面側面図を参照しつつ説明する。まず、
実施の形態１と同様に、図３(b) までの工程を経て、ｐ
型半導体よりなる埋込ゲート電極１７を形成する。次
に、図６(a) に示すように、ウエハ全面にＳｉＯ2 絶縁
膜１８を堆積し、フォトレジスト１９をマスクにして、
ゲート電極１７上部のＳｉＯ2 絶縁膜１８を開口する
（図６(b))。

【００３８】次いで、フォトレジスト１９を除去した
後、図６(c) に示すように、メッキ給電層となるＡｕ上
部ゲート電極下地膜１１をスパッタ法によりウエハ全面
に堆積する。

【００３９】その後、フォトレジスト１２にて、Ｔ型の
ゲート形状が得られるように該フォトレジスト１２のパ
ターニングを行い、次いで、該フォトレジスト１２をマ
スクとして、Ａｕメッキにより上部ゲート電極１３を形
成する（図６(d))。

【００４０】次いで、該フォトレジスト１２を除去した
後、メッキ給電層となるＡｕ上部ゲート電極下地膜１１
の不要部分を、ゲート電極１３をマスクとして、イオン
ミリング法により除去して図６(e) に示すように加工
し、ゲート電極（１７，１１，１３）を形成する。

【００４１】その後、従来技術と同様な方法を用い、ソ
ース・ドレイン電極形成部に存在するＳｉＯ2 絶縁膜
８、及びＳｉＯ2 絶縁膜１８をマスクを用いて開口した
後、該開口した領域に蒸着／リフトオフ法にてＡｕＧｅ
系金属よりなるドレイン電極１５，ソース電極１６をそ
れぞれ形成し（図６(f))、図５に示すような半導体装置
を得ることができる。

【００４２】このように本実施の形態２によれば、エピ
タキシャル成長方法を用いて形成され、ゲート電極を形
成する領域の凹部に、選択エピタキシャル結晶成長法を
用いて半導体層を形成して埋め込みゲート電極１７を形
成するようにしたので、ｐ型半導体よりなるゲート電極
１７がリセス凹部内に隙間なく形成されることにより、
ゲート長の制御性および信頼性上有利な構造を得ること
ができ、短ゲート長化などの微細化加工を、デバイスの
特性を低下させることなく行うことができる。

【００４３】さらに、ｐ型半導体よりなる埋込ゲート電
極１７上に、低抵抗な上部ゲート電極１３を有するもの
となっているため、高周波動作に優れた性能を有する接
合型電界効果トランジスタを得ることができる。

【００４４】実施の形態３．次に本発明の実施の形態３
による半導体装置、及びその製造方法について説明す
る。図７は本実施の形態３による，選択エピタキシャル
成長法を用い、上記実施の形態１とは異なる方法で埋め
込みゲート構造を形成することを特徴とした半導体装置
の断面側面図である。図７において、２０は、例えば、
ｐ⁺ −ＩｎＧａＡｓ／ｐ−ＧａＡｓ（ｐ⁺ 層濃度：１×
１０¹⁸〜５×１０¹⁸／cm³ ）で形成されるｐ型半導体よ
りなるゲート電極、２３は該ゲート電極２０の両側に、
選択エピタキシャル成長法を用いて形成されたｉ−Ｇａ
Ａｓ層である。

【００４５】次に上記半導体装置の製造方法を図８の製
造方法を示す断面側面図を参照しつつ説明する。まず、
図８(a) に示すように、半絶縁性ＧａＡｓ基板５上にエ
ピタキシャル結晶成長法により、バッファ層４，ｎ−Ｇ
ａＡｓ層（活性層）３，ｎ−ＡｌＧａＡｓエッチングス
トッパ層２，およびゲート電極となるｐ⁺ −ＩｎＧａＡ
ｓ／ｐ−ＧａＡｓで形成されるｐ型半導体ゲート電極２
０を順次形成し、さらに、ＳｉＯ2 絶縁膜２１を全面に
堆積する。

【００４６】次に、図８(b) に示すように、ゲート電極
が形成される領域をフォトレジスト２２でマスクし、ゲ
ート電極部以外の領域のＳｉＯ2 絶縁膜２１を弗素系ガ
スを用いたドライエッチングにより除去し、続いて、上
記フォトレジスト２２、及び残存したＳｉＯ2 絶縁膜２
１をマスクとして上記ゲート電極部以外の領域のｐ型半
導体層ゲート電極２０のみを塩素系ガスを用いたドライ
エッチングにより選択的に除去する（図８(c))。

【００４７】その後、フォトレジスト２２のみを除去
し、図８(d) に示すように、ゲート電極２０上に堆積し
ているＳｉＯ2 絶縁膜２１をマスクとして、ｎ−ＡｌＧ
ａＡｓエッチングストッパ層２上にｉ−ＧａＡｓ層２３
を、ＭＯＣＶＤもしくはＣＢＥを用いて選択エピタキシ
ャル成長により形成し、その後、上記マスクとして用い
たＳｉＯ2 絶縁膜２１を除去し、図８(e) に示すよう
に、ｐ型半導体ゲート電極２０がｉ−ＧａＡｓ層２３に
埋め込まれる形状を得る。

【００４８】次に、図８(f) に示すように、フォトレジ
スト６を上記ｐ型半導体ゲート電極２０，ｉ−ＧａＡｓ
層２３を覆うようにパターニングして設け、該フォトレ
ジスト６をマスクとしてイオン注入・アニールを行い、
所定部分のｎ−ＧａＡｓ層（活性層）３，ｎ−ＡｌＧａ
Ａｓエッチングストッパ層２，ｉ−ＧａＡｓ層２３を、
ｎ⁺ オーミックコンタクト領域７にする。

【００４９】最後に、図８(g))に示すように、上記フォ
トレジスト６をマスクとして、蒸着／リフトオフを行
い、ＡｕＧｅ系金属よりなるドレイン電極１５，ソース
電極１６を形成し、上記フォトレジスト６を除去して、
図７に示すような半導体装置を得ることができる。

【００５０】なお、上記ｐ型半導体ゲート電極２０を形
成する際に、その下部より、ｐ−ＧａＡｓ，ｐ⁺ −Ｉｎ
ＧａＡｓとバンドギャップが小さくなる順に半導体層を
堆積することにより、最上部ｐ⁺ −ＩｎＧａＡｓと、こ
の上に配置される配線メタルとの間は、アニール処理を
施すことなくオーム性接触を得ることができる。

【００５１】以上のようにして形成された半導体装置に
よれば、選択再成長法を用い、ｐ型半導体ゲート電極２
０が形成されたｎ−ＡｌＧａＡｓ層エッチングストッパ
２表面にｉ−ＧａＡｓ層２３を成長させるようにしたの
で、ドライエッチングにより加工したｐ型半導体よりな
るゲート電極２０の垂直面に沿って、ｉ−ＧａＡｓ層２
３がゲート電極２０に隣接して隙間なく良好に形成され
ることにより、実施例１と同様に、ゲート長の制御性お
よび信頼性上有利な構造を得ることができ、短ゲート長
化などの微細化加工にも優れている。また、従来技術の
ようなスパッタ時のダメージ等もない良好なゲート／半
導体界面を有する埋め込みゲート構造を有する接合型電
界効果トランジスタを形成することができる。

【００５２】また、ゲート電極にｐ型半導体を用いてい
るため、同一のピンチオフ電圧を有する従来の金属／半
導体ショットキー接合半導体装置に比べ、飽和ドレイン
電流最大値が向上できるという効果がある。

【００５３】さらに、半絶縁性ＧａＡｓ基板上に、活性
層３からｐ型半導体ゲート電極２０までを連続して形成
することができ、実施の形態１のように、半導体／ゲー
ト界面が、ドライエッチング、および大気にさらされる
ようなことはなく、従って、さらに良好な半導体／ゲー
ト界面を得ることが可能であり、信頼性向上においても
大変有効である。

【００５４】実施の形態４．次に本発明の実施の形態４
による半導体装置、及びその製造方法について説明す
る。図９は、本実施の形態４による，選択エピタキシャ
ル成長法を用いて埋め込みゲート構造を形成し、実施の
形態３に示した半導体装置を更に発展させて高性能化を
図るようにしたことを特徴とする半導体装置の断面側面
図である。図９において、２４は、ゲート電極２０の一
部を開口するようにして、ゲート電極２０，ｉ−ＧａＡ
ｓ層２３，ｎ⁺ オーミックコンタクト領域７の上に形成
されたＳｉＯ2 絶縁膜である。

【００５５】次に上記半導体装置の製造方法を図１０の
製造方法を示す断面側面図を参照しつつ説明する。ま
ず、実施の形態３で示したのと同様にして、図８(a) か
ら図８(f) に示した工程を経て、選択エピタキシャル成
長法を用いて形成されたｉ−ＧａＡｓ層２３中に、ｐ型
半導体よりなる埋込みゲート電極２０を有し、かつ上記
ｉ−ＧａＡｓ層２３に隣接するｎ⁺ オーミックコンタク
ト領域７を有する半導体装置（図１０(a))を形成する。

【００５６】次に、ウエハ全面にＳｉＯ2 絶縁膜２４を
堆積し、ゲート電極形成領域に開口を有するフォトレジ
スト２５をマスクとして、ゲート電極２０形成領域の絶
縁膜２４を開口する（図１０(b))。次いで、フォトレジ
スト２５を除去した後、図１０(c) に示すように、メッ
キ給電層となるＡｕ上部ゲート電極下地膜ｌｌをスパッ
タ法によりウエハ全面に堆積する。

【００５７】その後、フォトレジスト１２にて、Ｔ型の
ゲート形状が得られるように該フォトレジスト１２のパ
ターニングを行い、次いで、該フォトレジスト１２をマ
スクとしてＡｕメッキを行い、上記Ａｕ上部ゲート電極
下地膜ｌｌと接続する上部ゲート電極１３を形成する
（図１０(d))。

【００５８】その後、上記フォトレジスト１２を除去し
た後、ゲート電極１３をマスクとしてイオンミリングを
行い、メッキ給電層であるＡｕ上部ゲート電極下地膜ｌ
ｌの不要部分を除去して図１０(e) に示すように加工
し、ゲート電極（２０，１１，１３）を形成する。

【００５９】その後、従来技術と同様な方法を用い、マ
スクを用いてソース・ドレイン電極形成部に存在するＳ
ｉＯ2 絶縁膜２４を開口した後、蒸着／リフトオフ法に
てＡｕＧｅ系金属よりなるドレイン電極１５，ソース電
極１６をそれぞれ形成し（図１０(f))、図９に示すよう
な半導体装置を得ることができる。

【００６０】このように本実施の形態４によれば、選択
再成長法を用い、ｐ型半導体ゲート電極２０が形成され
たｎ−ＡｌＧａＡｓエッチングストッパ層２表面にｉ−
ＧａＡｓ層２３を成長させるようにしたので、ドライエ
ッチングにより加工したｐ型半導体よりなるゲート電極
２０の垂直面に沿って、ｉ−ＧａＡｓ層２３がゲート電
極２０に隣接して隙間なく良好に形成されることによ
り、ゲート長の制御性および信頼性上有利な構造を得る
ことができ、短ゲート長化などの微細化加工にも優れて
いる。また、従来技術のようなスパッタ時のダメージ等
もない良好なゲート／半導体界面を有する埋め込みゲー
ト構造を有する接合型電界効果トランジスタを形成する
ことができる。

【００６１】また、ゲート電極にｐ型半導体を用いてい
るため、同一のピンチオフ電圧を有する従来の金属／半
導体ショットキー接合半導体装置に比べ、飽和ドレイン
電流最大値を向上できるという効果がある。

【００６２】また、半絶縁性ＧａＡｓ基板５上に、活性
層３からｐ型半導体ゲート電極２０までを連続して形成
することができ、実施の形態１のように、半導体／ゲー
ト界面が、ドライエッチング、および大気にさらされる
ようなことはなく、従って、さらに良好な半導体／ゲー
ト界面を得ることが可能であり、信頼性上も大変有効で
ある。

【００６３】さらに、ｐ型半導体よりなる埋込ゲート電
極２０の上に低抵抗な上部ゲート電極１３を有するもの
となっているため、高周波動作に優れた性能を有する接
合型電界効果トランジスタを得ることができる。

【００６４】実施の形態５．次に本発明の実施の形態５
による半導体装置、及びその製造方法について説明す
る。図１１は本実施の形態５による，斜めイオン注入・
アニール法を用いて安価に埋め込みゲート構造を形成す
ることを特徴とした製造方法による半導体装置の断面側
面図である。図において、２６はｎ層チャネル領域、２
７はｎ層チャネル領域２６の両側に形成されたｎ層領
域、３０は上記ｎ層チャネル領域２６と接続する、ＷＳ
ｉからなるＷＳｉサイドウォール膜である。

【００６５】次に上記半導体装置の製造方法を図１２の
製造方法を示す断面側面図を参照しつつ説明する。ま
ず、半絶縁性ＧａＡｓ基板５の上全面にＳｉＯ2 絶縁膜
８を堆積し、該ＳｉＯ2 絶縁膜８をフォトレジスト９を
用いてパターニングし、ゲート形成部に存在するＳｉＯ
2 絶縁膜８を開口した後、図１２(a) に示すように、上
記開口したフォトレジスト９をマスクとしてドライエッ
チングを行い、半絶縁性ＧａＡｓ基板５に堀り込み部５
ａを形成する。

【００６６】次に、上記フォトレジスト９を除去した
後、図１２(b) に示すように、フォトレジスト２８を塗
布し、ゲート埋込部の両側にオーバーハング形状を持つ
ように該フォトレジスト２８をパターニングし、該フォ
トレジスト２８をマスクとしてドライエッチングを行
い、ＳｉＯ2 絶縁膜８を除去する。上記オーバーハング
量は、掘り込み部５ａの深さと同等もしくはその倍程度
までが望ましい。

【００６７】次いで、上記フォトレジスト２８を除去し
た後、図１２(c) に示すように、ゲート電極形成領域の
周囲に残存したＳｉＯ2 絶縁膜８をマスクとして、イオ
ン注入法を用いてチャネル領域となる領域に、ドナーと
なる不純物（Ｓｉ）を、加速エネルギーを５０ＫｅＶと
し、ドーズ量が５×１０／cm² となる条件で注入してｎ
型チャネル領域２６とする。

【００６８】続いて、ゲート金属と同じＷＳｉからなる
ＷＳｉ層２９をウエハ全面に堆積（図１２(d))した後、
反応性イオンエッチングにより、上記堆積したＷＳｉ層
２９を異方性エッチングして、図１２(e) に示すよう
に、ＳｉＯ2 絶縁膜８の両側にＷＳｉサイドウォール膜
３０として残す。

【００６９】その後、図１２(f) に示すように、ＳｉＯ
2 絶縁膜８、及びその両側に形成されたＷＳｉサイドウ
ォール膜３０をマスクとして、斜めイオン注入法を用い
て不純物を注入してｎ層領域２７を形成する。不純物を
注入する際の加速エネルギーは、注入プロファイルがｎ
層チャネル領域２６の下層部分でピークを持つように、
例えば、１００ＫｅＶ以上の加速エネルギーで、ドーズ
量を５×１０¹²〜１×１０¹³／cm² として注入する。ま
た、注入角度は、図１２(f) で示すように、４５度以下
となるよう、かなり鋭角に注入することにより、ＳｉＯ
2 絶縁膜８の下の半導体領域のうち、ゲート埋込部より
下の領域にｎ層領域２７を形成することができる。さら
に、ＳｉＯ2 絶縁膜８、及びその両側に形成されたＷＳ
ｉサイドウォール膜３０がマスクとなることで、ＳｉＯ
2 絶縁膜８下方の半導体領域のうち、最表面からゲート
埋込部の側壁部にかけての領域には不純物イオンが遮ら
れて不純物が注入されず、該領域は半絶縁性のまま残
り、また、同様に、ゲート埋込部下のｎ層チャネル領域
２６にもほとんど不純物が注入されることはない。

【００７０】続いて、図１２(g) に示すように、ｎ⁺ オ
ーミックコンタクト領域を形成する領域を開口するフォ
トレジスト６をマスクとして、加速エネルギーが６０Ｋ
ｅＶで、ドーズ量が３×１０¹³／cm² となる条件で、不
純物（Ｓｉ）を注入し、上記フォトレジスト６を除去し
た後、アニール処理を行い、上記注入した各不純物を活
性化させ、ｎ層チャネル領域２６，ｎ層領域２７，ｎ⁺
オーミックコンタクト領域７をそれぞれ形成する。

【００７１】その後、図１２(h) に示すように、ＷＳｉ
からなるゲート金属１０，メッキ給電層となるＡｕ上部
ゲート電極下地膜ｌｌをそれぞれスパッタ法によりウエ
ハ全面に堆積する。

【００７２】続いて、図１２(i) に示すように、フォト
レジスト１２にて、Ｔ型のゲート形状が得られるように
該フォトレジスト１２のパターニングを行い、該フォト
レジスト１２をマスクとしてＡｕメッキにより上部ゲー
ト電極１３を形成する。

【００７３】続いて上記フォトレジスト１２を除去した
後、上部ゲート電極１３をマスクにして、ゲート電極と
なるゲート金属（ＷＳｉ）１０，メッキ給電層となるＡ
ｕ上部ゲート電極下地膜ｌｌの不要部分をイオンミリン
グ、及びドライエッチングによりそれぞれ除去し、ま
た、ＳｉＯ2 絶縁膜８を弗酸系溶液により除去し、図１
２(j) に示すような構造を有するゲート電極（１０，１
１，１３，３０）を形成する。

【００７４】その後、蒸着／リフトオフ法にてＡｕＧｅ
系金属よりなるドレイン電極１５，ソース電極１６をそ
れぞれ形成し（図１２(k))、図１１に示すような半導体
装置を得ることができる。

【００７５】このように本実施の形態５によれば、埋め
込みゲート構造を有する接合型電界効果トランジスタの
チャネル領域を、安価な注入・アニール法を用いて形成
するようにしたので、通常、エピタキシャル結晶成長法
を用いて形成するのと等価な構造を、安価なイオン注入
法を用いて実現することができ、製造コストの低減を図
ることができる。

【００７６】また、ソース・ドレイン領域を、マスクを
用いた斜めイオン注入を用いて形成することで、埋め込
みゲート電極が接する側壁部の半導体領域を、自己整合
的に半絶縁性領域とすることができ、高いゲート逆方向
耐圧を有する埋め込みゲート構造を有する半導体装置を
容易に製造することができる。

【００７７】

【発明の効果】以上のように、この発明によれば、その
底面部、及び側面部がエピタキシャル結晶成長方法を用
いて形成されたゲート電極形成領域の凹部に、選択エピ
タキシャル結晶成長法を用いて半導体層からなる電極を
形成するようにしたので、上記凹部の垂直面、及び水平
面に沿って、半導体よりなるゲート電極が、上記凹部内
に隙間なく形成されるようになり、ゲート長の制御性お
よび信頼性が向上し、短ゲート長化などの微細化加工
を、デバイスの特性を低下させることなく行うことがで
きるという効果がある。また、従来のようにスパッタ法
を用いてゲート電極を形成するものでないため、スパッ
タによるゲート形成に伴うダメージがなく、従って、後
で該ダメージを修復するためのアニール工程等の処理を
行う必要もなく、製造工程数を削減することができ、コ
ストの低減を図ることができるという効果がある。

【００７８】また、上記ゲート電極を形成する際に、そ
の上部ほど小さいバンドギャップを有するものとするこ
とにより、該ゲート電極の上に形成する配線メタルとの
間で、アニール処理を施さなくとも容易にオーム性接触
を得ることができ、製造を簡単にできる効果がある。

【００７９】また、この発明によれば、半絶縁性化合物
半導体基板の上に第１導電型の半導体層、及び第２導電
型の半導体層をエピタキシャル成長により順次積層し、
マスクを用いて上記第２導電型の半導体層をエッチング
してその不要部分を除去することで、上記第２導電型の
半導体層からなるゲート電極を形成し、その後、上記マ
スクを用いて基板全面に真性半導体層をエピタキシャル
成長方法によって再成長させ、上記ゲート電極と接続す
る真性半導体領域を形成するようにしたので、エッチン
グにより加工した半導体よりなるゲート電極の垂直面に
沿って真性半導体層がゲート電極に隣接して隙間なく良
好に形成されることにより、ゲート長の制御性および信
頼性が向上し、短ゲート長化などの微細化加工を、デバ
イスの特性を低下させることなく行うことができるとい
う効果がある。また、従来のようにスパッタ法を用いて
ゲート電極を形成するものでないため、スパッタによる
ゲート形成に伴うダメージがなく、従って、後で該ダメ
ージを修復するためのアニール工程等の処理を行う必要
もなく、製造工程数を削減することができ、コストの低
減を図ることができるという効果がある。さらに、基板
上に、活性層からゲート電極までの層を連続して形成す
るために、半導体／ゲート界面が、エッチング、および
大気にさらされることがなく、従って、さらに良好な半
導体／ゲート界面を得ることができ、信頼性を向上する
ことができるという効果がある。

【００８０】また、この発明によれば、埋め込みゲート
構造を有する接合型電界効果トランジスタのチャネル領
域を、安価な注入・アニール法を用いて形成するように
したので、通常、エピタキシャル結晶成長法を用いて形
成するのと等価な構造を、安価なイオン注入法を用いて
実現することができ、製造コストの低減を図ることがで
きるという効果がある。また、ソース・ドレイン領域
を、マスクを用いた斜めイオン注入を用いて形成するこ
とで、埋め込みゲート電極が接する側壁部の半導体領域
を、自己整合的に半絶縁性領域とすることができ、高い
ゲート逆方向耐圧を有する埋め込みゲート構造を有する
半導体装置を容易に製造することができるという効果が
ある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体装置で
ある接合型電界効果トランジスタの平面パターンを示す
図である。

【図２】 図１のＡ−Ａ線における半導体装置の断面側
面図である。

【図３】 上記実施の形態１による半導体装置の製造工
程を示す断面側面図である。

【図４】 この発明の実施の形態２による半導体装置で
ある接合型電界効果トランジスタの平面パターンを示す
図である。

【図５】 図１のＢ−Ｂ線における半導体装置の断面側
面図である。

【図６】 上記実施の形態２による半導体装置の製造工
程を示す断面側面図である。

【図７】 この発明の実施の形態３による半導体装置で
ある接合型電界効果トランジスタの断面側面図である。

【図８】 上記実施の形態３による半導体装置の製造工
程を示す断面側面図である。

【図９】 この発明の実施の形態４による半導体装置で
ある接合型電界効果トランジスタの断面側面図である。

【図１０】 上記実施の形態４による半導体装置の製造
工程を示す断面側面図である。

【図１１】 この発明の実施の形態５による半導体装置
である接合型電界効果トランジスタの断面側面図であ
る。

【図１２】 上記実施の形態５による半導体装置の製造
工程を示す断面側面図である。

【図１３】 従来の半導体装置であるショットキー接合
型の電界効果トランジスタの断面側面図である。

【図１４】 上記従来の半導体装置であるショットキー
接合型の電界効果トランジスタの製造工程を示す断面側
面図である。

【符号の説明】

１，２３ ｉ−ＧａＡｓ層、１ａ 掘り込み部、２ ｎ
−ＡｌＧａＡｓエッチングストッパ層、３ ｎ−ＧａＡ
ｓ活性層、４ バッファ層、５ 半絶縁性ＧａＡｓ基
板、５ａ 掘り込み部、７ ｎ⁺ オーミックコンタクト
領域、８，１８，２１，２４ ＳｉＯ2 絶縁膜、１０
ゲート金属（電極）、１１ Ａｕ上部ゲート電極下地
膜、１３ 上部ゲート電極、１５ ドレイン電極、１６
ソース電極、１７，２０ ゲート電極、２６ ｎ層チ
ャネル領域、２７ ｎ層領域、２９ＷＳｉ層、３０ Ｗ
Ｓｉサイドウォール膜。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半絶縁性化合物半導体基板上に形成され
   た第１導電型のエピタキシャル結晶成長層からなるソー
   ス・ドレイン領域、及びチャネル領域と、 上記第１導電型のエピタキシャル結晶成長層上に形成さ
   れ、上記チャネル領域に開口部を有するエピタキシャル
   結晶成長層からなる真性半導体層と、 上記真性半導体層の開口部内において選択成長された第
   ２導電型のエピタキシャル結晶成長層からなるゲート電
   極とを備えたことを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、 上記第２導電型のエピタキシャル結晶成長層からなるゲ
   ート電極は、その上部ほど小さいバンドギャップを有す
   るものであることを特徴とする半導体装置。
3. 【請求項３】 半絶縁性化合物半導体基板上に形成され
   た第１導電型のエピタキシャル結晶成長層からなるソー
   ス・ドレイン領域、及びチャネル領域と、 上記第１導電型のエピタキシャル結晶成長層のチャネル
   領域上に形成され、その中央部にゲート電極となる第２
   導電型領域を有し、該第２導電型領域と上記ソース・ド
   レイン領域との間の領域に真性半導体領域を有するエピ
   タキシャル結晶成長層とを備えたことを特徴とする半導
   体装置。
4. 【請求項４】 チャネル領域が形成される部分に凹部を
   有する半絶縁性化合物半導体基板と、 該半絶縁性化合物基板の上記凹部に不純物を注入するこ
   とによって形成されたチャネル領域と、 上記チャネル領域を囲むように形成されたマスクを用い
   て不純物を斜め注入することによって形成され、上記マ
   スク下方の半絶縁性化合物基板の内部で上記チャネル領
   域と接続するソース・ドレイン領域と、 上記不純物の斜め注入時に上記マスク下方の半絶縁性化
   合物半導体基板領域が残存することにより形成された真
   性半導体領域と、 上記凹部に形成されたゲート電極とを備えたことを特徴
   とする半導体装置。
5. 【請求項５】 請求項１ないし４のいずれかに記載の半
   導体装置において、 上記ゲート電極の上に、ゲート金属層を備えたことを特
   徴とする半導体装置。
6. 【請求項６】 半絶縁性化合物半導体基板の上に第１導
   電型の半導体層をエピタキシャル成長させる工程と、 上記第１導電型のエピタキシャル層上に真性半導体層を
   エピタキシャル成長させる工程と、 上記真性半導体層の，ゲート電極が形成される部分に相
   当する領域を開口して、上記第１導電型のエピタキシャ
   ル結晶成長層を露呈させる工程と、 上記露呈した第１導電型の半導体層の上に第２導電型の
   半導体層をエピタキシャル成長させてゲート電極を形成
   する工程とを備えたことを特徴とする半導体装置の製造
   方法。
7. 【請求項７】 半絶縁性化合物半導体基板上に第１導電
   型の半導体層をエピタキシャル成長させる工程と、 上記第１導電型のエピタキシャル層上に第２導電型の半
   導体層をエピタキシャル成長させる工程と、 マスクを用いて上記第２導電型の半導体層をエッチング
   してその不要部分を除去することで、上記第２導電型の
   半導体層からなるゲート電極を形成する工程と、 上記マスクを用いて基板全面に真性半導体層をエピタキ
   シャル成長させ、上記ゲート電極と接続する真性半導体
   領域を形成する工程とを備えたことを特徴とする半導体
   装置の製造方法。
8. 【請求項８】 半絶縁性化合物半導体基板の上に絶縁膜
   を形成し、マスクを用いて該絶縁膜の所定部分に開口部
   を形成する工程と、 上記マスクと上記開口部が形成された絶縁膜とをマスク
   としてエッチングを行い上記半絶縁性化合物半導体基板
   に凹部を形成する工程と、 上記マスクを除去した後、上記凹部、及び該凹部近傍の
   絶縁膜を覆うマスクを用いて上記絶縁膜をエッチング
   し、上記凹部近傍に上記絶縁膜を残す工程と、 上記残存した絶縁膜をマスクとして不純物注入を行い、
   上記凹部にチャネル領域を形成する工程と、 上記凹部近傍に残存した絶縁膜側面、及び上記凹部側面
   に導電体からなるサイドウォールを形成する工程と、 上記残存した絶縁膜、及びサイドウォールをマスクとし
   て不純物を斜め注入して、上記残存した絶縁膜、及びサ
   イドウォールの下方にて上記チャネル領域と接続するソ
   ース・ドレイン領域を形成する工程とを備えたことを特
   徴とする半導体装置の製造方法。
9. 【請求項９】 請求項６ないし８のいずれかに記載の半
   導体装置の製造方法において、 上記ゲート電極上にゲート金属層を形成する工程を備え
   たことを特徴とする半導体装置の製造方法。