JPH03220779A - 半導体保護素子 - Google Patents
半導体保護素子Info
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- JPH03220779A JPH03220779A JP1686290A JP1686290A JPH03220779A JP H03220779 A JPH03220779 A JP H03220779A JP 1686290 A JP1686290 A JP 1686290A JP 1686290 A JP1686290 A JP 1686290A JP H03220779 A JPH03220779 A JP H03220779A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 229910052751 metal Inorganic materials 0.000 claims abstract description 17
- 239000002184 metal Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 claims description 35
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 11
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 238000001312 dry etching Methods 0.000 abstract description 3
- 239000012535 impurity Substances 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体保護素子に関する。
従来の半導体保護素子は第３図に示すように、Ｐ型シリ
コン基板〕の上に選択的に設けたＮ＋型型埋領領域２、
Ｎ”型埋込領域２を含む表面に設けたＮ型エピタキシャ
ル層４と、Ｎ型エピタキシャル層４の表面からＮ′型型
埋領領域２達するように設けた環状のＮ＋＋拡散領域３
と、Ｎ＋＋拡散領域３の内側のＮ型エピタキシャル層４
の表面に選択的に設けたＰ＋型拡散領域５と、全面に設
けた酸化シリコン［７を開孔してＰ″型拡散領域５に接
続して設けた電極８と、Ｎ＋＋拡散領域３に接続して設
けた電極９を有して構成され、電極９を正極電源に、電
極８を入力端子及び内部回路素子にそれぞれ接続して使
用される。
コン基板〕の上に選択的に設けたＮ＋型型埋領領域２、
Ｎ”型埋込領域２を含む表面に設けたＮ型エピタキシャ
ル層４と、Ｎ型エピタキシャル層４の表面からＮ′型型
埋領領域２達するように設けた環状のＮ＋＋拡散領域３
と、Ｎ＋＋拡散領域３の内側のＮ型エピタキシャル層４
の表面に選択的に設けたＰ＋型拡散領域５と、全面に設
けた酸化シリコン［７を開孔してＰ″型拡散領域５に接
続して設けた電極８と、Ｎ＋＋拡散領域３に接続して設
けた電極９を有して構成され、電極９を正極電源に、電
極８を入力端子及び内部回路素子にそれぞれ接続して使
用される。
上述した従来の半導体保護素子は、静電破壊に対する保
護効果を上げるには保護素子のダイオードの抵抗を小さ
くする必要があるが、ダイオードの一方を構成する逆導
電型エピタキシャル層の抵抗が大きく、ダイオードの抵
抗を小さくするためには逆導電型エピタキシャル層に設
けた一導電型拡散領域とエピタキシャル層とのＰＮ接合
面積を大きくしなけれはならないが、そのためには素子
領域の面積を広げなければならず、高集積化を妨げると
いう問題点がある。
護効果を上げるには保護素子のダイオードの抵抗を小さ
くする必要があるが、ダイオードの一方を構成する逆導
電型エピタキシャル層の抵抗が大きく、ダイオードの抵
抗を小さくするためには逆導電型エピタキシャル層に設
けた一導電型拡散領域とエピタキシャル層とのＰＮ接合
面積を大きくしなけれはならないが、そのためには素子
領域の面積を広げなければならず、高集積化を妨げると
いう問題点がある。
本発明の目的は、素子領域の面積を広げることなく、抵
抗の小さい半導体保護素子を提供することにある。
抗の小さい半導体保護素子を提供することにある。
本発明の第１の半導体保護素子は、一導電型半導体基板
上に設けた逆導電型の埋込領域と、前記埋込領域を含む
表面に設けた逆導電型のエピタキシャル層と、前記エピ
タキシャル層の表面に設けて、前記埋込領域に達する環
状の逆導電型拡散領域と、前記逆導電型拡散領域内の前
記エピタキシャル層の表面に設けた凹部と、前記凹部の
内面に設けた一導電型の拡散領域と、前記凹部内を充填
して設けた低比抵抗の金属層とを有している。
上に設けた逆導電型の埋込領域と、前記埋込領域を含む
表面に設けた逆導電型のエピタキシャル層と、前記エピ
タキシャル層の表面に設けて、前記埋込領域に達する環
状の逆導電型拡散領域と、前記逆導電型拡散領域内の前
記エピタキシャル層の表面に設けた凹部と、前記凹部の
内面に設けた一導電型の拡散領域と、前記凹部内を充填
して設けた低比抵抗の金属層とを有している。
本発明の第２の半導体保護素子は、一導電型半導体基板
上に設けた一導電型埋込領域と、前記一導電型埋込領域
を含む表面に設けた逆導電型のエピタキシャル層と、前
記エピタキシャル層の表面に設けて前記埋込領域に達す
る一導電型の拡散領域と、前記一導電型拡散領域の表面
に設けた凹部と、前記凹部の内面に設けた逆導電型の拡
散領域と、前記凹部内を充填して設けた低比抵抗の金属
層とを有している。
上に設けた一導電型埋込領域と、前記一導電型埋込領域
を含む表面に設けた逆導電型のエピタキシャル層と、前
記エピタキシャル層の表面に設けて前記埋込領域に達す
る一導電型の拡散領域と、前記一導電型拡散領域の表面
に設けた凹部と、前記凹部の内面に設けた逆導電型の拡
散領域と、前記凹部内を充填して設けた低比抵抗の金属
層とを有している。
次に、本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）は本発明の第１の実施例の製造方
法を説明するための工程順に示した半導体チップの断面
図である。
法を説明するための工程順に示した半導体チップの断面
図である。
ます、第１図（ａ）に示すように、Ｐ型シリコン基板１
の表面にＮ＋型型埋領領域２選択的に設け、Ｎ＋型型埋
領領域２含む表面にＮ型エピタキシャル層４を成長させ
る。次に、Ｎ型エピタキシャル層４の表面からＮ＋型型
埋領領域２達する環状のＮ＋＋拡散領域３を設けた後、
全面に設けた酸化シリコン膜７及びＮ型エピタキシャル
層４を順次異方性のドライエツチングにて選択的にエツ
チングして凹部を設ける。次に、酸化シリコン膜７をマ
スクとして凹部内面にＰ型不純物を拡散し、Ｐ＋型拡散
領域５を形成する。次に、気相成長法によりアルミニウ
ム等の低比抵抗の金属層６を堆積して凹部内を充填する
。
の表面にＮ＋型型埋領領域２選択的に設け、Ｎ＋型型埋
領領域２含む表面にＮ型エピタキシャル層４を成長させ
る。次に、Ｎ型エピタキシャル層４の表面からＮ＋型型
埋領領域２達する環状のＮ＋＋拡散領域３を設けた後、
全面に設けた酸化シリコン膜７及びＮ型エピタキシャル
層４を順次異方性のドライエツチングにて選択的にエツ
チングして凹部を設ける。次に、酸化シリコン膜７をマ
スクとして凹部内面にＰ型不純物を拡散し、Ｐ＋型拡散
領域５を形成する。次に、気相成長法によりアルミニウ
ム等の低比抵抗の金属層６を堆積して凹部内を充填する
。
次に、第１図（ｂ）に示すように、全面を異方性ドライ
エツチングによりエッチバックし、・凹部内にのみ金属
層６を埋込む。次に、Ｎ＋型核拡散領域３上酸化シリコ
ン膜７を選択的に開孔し、正極電源に接続される電極９
と金属層６」二に電極８を形成する。
エツチングによりエッチバックし、・凹部内にのみ金属
層６を埋込む。次に、Ｎ＋型核拡散領域３上酸化シリコ
ン膜７を選択的に開孔し、正極電源に接続される電極９
と金属層６」二に電極８を形成する。
第２図は本発明の第２の実施例の断面図である。
第２図に示すように、Ｐ型シリコン基板１の表面にＰ＋
型埋込領域１０を設け、Ｐ゛型埋込領域］０を含む表面
にＮ型エピタキシャル層４を設けける。次に、Ｎ型エピ
タキシャル層４にＰ＋型埋込領域１０に達するＰ型拡散
領域１１及びＰ＋型拡散領域１２を設ける。次に、全面
に設けた酸化シリコン膜７及びＰ型拡散領域１１を選択
的に順次異方性エツチングして凹部を設け、酸化シリコ
ン膜７・・をマスクとして凹部内面にＮ型不純物を拡散
してＮ＋型拡散領域↓３を形成する。次に第１の実施例
と同様にして凹部内に低比抵抗の金属層６を埋込んだ後
、Ｐ＋型領域１２上の酸化シリコン膜７を開孔して、Ｇ
ＮＤ電源に接続される電極１４と金属層６上に電極８を
形成する。
型埋込領域１０を設け、Ｐ゛型埋込領域］０を含む表面
にＮ型エピタキシャル層４を設けける。次に、Ｎ型エピ
タキシャル層４にＰ＋型埋込領域１０に達するＰ型拡散
領域１１及びＰ＋型拡散領域１２を設ける。次に、全面
に設けた酸化シリコン膜７及びＰ型拡散領域１１を選択
的に順次異方性エツチングして凹部を設け、酸化シリコ
ン膜７・・をマスクとして凹部内面にＮ型不純物を拡散
してＮ＋型拡散領域↓３を形成する。次に第１の実施例
と同様にして凹部内に低比抵抗の金属層６を埋込んだ後
、Ｐ＋型領域１２上の酸化シリコン膜７を開孔して、Ｇ
ＮＤ電源に接続される電極１４と金属層６上に電極８を
形成する。
この実施例は、保護用のＰＮダイオードを外部端子と、
ＧＮＤ電極との間に接続する場合の実施例である。
ＧＮＤ電極との間に接続する場合の実施例である。
以上説明したように本発明は、保護素子のタイオートを
構成する一方の半導体領域に凹部を設け、凹部に形成さ
れたＰＮ接合の内側の拡散層に低比抵抗の金属層を設け
ることによって、第１の実施例の場合Ｐ＋型拡散領域５
直下のＮ型エピタキシャル層４の厚さが薄くなり素子領
域の面積を大きくすることなく抵抗の低減か図れ、さら
に凹部に低比抵抗の金属層を設けることによって、より
抵抗の低減か可能となる効果がある。
構成する一方の半導体領域に凹部を設け、凹部に形成さ
れたＰＮ接合の内側の拡散層に低比抵抗の金属層を設け
ることによって、第１の実施例の場合Ｐ＋型拡散領域５
直下のＮ型エピタキシャル層４の厚さが薄くなり素子領
域の面積を大きくすることなく抵抗の低減か図れ、さら
に凹部に低比抵抗の金属層を設けることによって、より
抵抗の低減か可能となる効果がある。
第２の実施例の場合には同様にＮ 型拡散領域１３直下
のＰ型拡散領域１］の厚さを薄くすることによって抵抗
の低減か図れる効果がある。
のＰ型拡散領域１］の厚さを薄くすることによって抵抗
の低減か図れる効果がある。
第１図（ａ）、（ｂ）は本発明の第１の実施例の製造方
法を説明するための工程順に示した半導体デツプの断面
図、第２図は本発明の第２の実施例の断面図、第３図は
、従来の半導体保護素子の断面図である。 ］・・Ｐ型シリコン基板、２・・・Ｎ＋型型埋領領域３
・・・Ｎ＋＋拡散領域、４・・・Ｎ型エピタキシャル層
、５・・・Ｐ＋型拡散領域、６・・・金属層、７・・・
酸化シリコン膜、８，９・・電極、１−０・・・Ｐ＋型
埋込領域、１１・・・Ｐ型拡散領域、］２・・・Ｐ＋型
拡散領域、１３・・・Ｎ＋＋拡散領域、１４・・・電極
。
法を説明するための工程順に示した半導体デツプの断面
図、第２図は本発明の第２の実施例の断面図、第３図は
、従来の半導体保護素子の断面図である。 ］・・Ｐ型シリコン基板、２・・・Ｎ＋型型埋領領域３
・・・Ｎ＋＋拡散領域、４・・・Ｎ型エピタキシャル層
、５・・・Ｐ＋型拡散領域、６・・・金属層、７・・・
酸化シリコン膜、８，９・・電極、１−０・・・Ｐ＋型
埋込領域、１１・・・Ｐ型拡散領域、］２・・・Ｐ＋型
拡散領域、１３・・・Ｎ＋＋拡散領域、１４・・・電極
。
Claims (1)
- 【特許請求の範囲】 １、一導電型半導体基板上に設けた逆導電型の埋込領域
と、前記埋込領域を含む表面に設けた逆導電型のエピタ
キシャル層と、前記エピタキシャル層の表面に設けて、
前記埋込領域に達する環状の逆導電型拡散領域と、前記
逆導電型拡散領域内の前記エピタキシャル層の表面に設
けた凹部と、前記凹部の内面に設けた一導電型の拡散領
域と、前記凹部内を充填して設けた低比抵抗の金属層と
を有することを特徴とする半導体保護素子。 ２、一導電型半導体基板上に設けた一導電型埋込領域と
、前記一導電型埋込領域を含む表面に設けた逆導電型の
エピタキシャル層と、前記エピタキシャル層の表面に設
けて前記埋込領域に達する一導電型の拡散領域と、前記
一導電型拡散領域の表面に設けた凹部と、前記凹部の内
面に設けた逆導電型の拡散領域と、前記凹部内を充填し
て設けた低比抵抗の金属層とを有することを特徴とする
半導体保護素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1686290A JP2817307B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体保護素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1686290A JP2817307B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体保護素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03220779A true JPH03220779A (ja) | 1991-09-27 |
| JP2817307B2 JP2817307B2 (ja) | 1998-10-30 |
Family
ID=11928030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1686290A Expired - Lifetime JP2817307B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体保護素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2817307B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009277756A (ja) * | 2008-05-13 | 2009-11-26 | Denso Corp | ツェナーダイオードおよびその製造方法 |
| DE10053463B4 (de) * | 1999-10-28 | 2012-03-01 | Denso Corporation | Verfahren zur Herstellung eines Halbleitersubstrats |
-
1990
- 1990-01-25 JP JP1686290A patent/JP2817307B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10053463B4 (de) * | 1999-10-28 | 2012-03-01 | Denso Corporation | Verfahren zur Herstellung eines Halbleitersubstrats |
| JP2009277756A (ja) * | 2008-05-13 | 2009-11-26 | Denso Corp | ツェナーダイオードおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2817307B2 (ja) | 1998-10-30 |
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