JPH0855999A - 半導体装置 - Google Patents
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- JPH0855999A JPH0855999A JP18828994A JP18828994A JPH0855999A JP H0855999 A JPH0855999 A JP H0855999A JP 18828994 A JP18828994 A JP 18828994A JP 18828994 A JP18828994 A JP 18828994A JP H0855999 A JPH0855999 A JP H0855999A
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Landscapes
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Abstract
(57)【要約】
【目的】 アイソレーション領域をなくすることによ
り、製造の際に大幅に工程数を削減することができ、同
時に同じチップ面積に対して大電流がえられるシリーズ
ダイオードを有する半導体装置を提供する。 【構成】 第１導電型の半導体基板１の上面に第２導電
型のエピタキシャル成長層２が設けられることにより、
該半導体基板１とエピタキシャル成長層２とのあいだに
形成される第１のダイオード３ａと、エピタキシャル成
長層２内に第１導電型領域４が設けられ、さらに第１導
電型領域４内に第２導電型領域５が設けられることによ
り、第１導電型領域４と第２導電型領域５とあいだに形
成された第２のダイオード６ａと、前記エピタキシャル
成長層２および第１導電型領域４の両域に接続される第
１電極７と、第２導電型領域５に接続される第２電極８
と、半導体基板１の下面に設けられた第３電極９とから
なる。
り、製造の際に大幅に工程数を削減することができ、同
時に同じチップ面積に対して大電流がえられるシリーズ
ダイオードを有する半導体装置を提供する。 【構成】 第１導電型の半導体基板１の上面に第２導電
型のエピタキシャル成長層２が設けられることにより、
該半導体基板１とエピタキシャル成長層２とのあいだに
形成される第１のダイオード３ａと、エピタキシャル成
長層２内に第１導電型領域４が設けられ、さらに第１導
電型領域４内に第２導電型領域５が設けられることによ
り、第１導電型領域４と第２導電型領域５とあいだに形
成された第２のダイオード６ａと、前記エピタキシャル
成長層２および第１導電型領域４の両域に接続される第
１電極７と、第２導電型領域５に接続される第２電極８
と、半導体基板１の下面に設けられた第３電極９とから
なる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関する。さ
らに詳しくは、１チップ内でダイオードを直列に接続し
たシリーズダイオードからなり、製造の際の工程数を大
幅に削減することができ、同時に小型化も達成できる半
導体装置に関する。
らに詳しくは、１チップ内でダイオードを直列に接続し
たシリーズダイオードからなり、製造の際の工程数を大
幅に削減することができ、同時に小型化も達成できる半
導体装置に関する。
【０００２】
【従来の技術】シリーズダイオードは、一般には２個の
ダイオードが直列に接続され、その接続点および両端に
電極端子が接続されたもので、モータドライブ回路など
に用いられる電圧補償用や、全波整流回路などの整流回
路に用いられる。
ダイオードが直列に接続され、その接続点および両端に
電極端子が接続されたもので、モータドライブ回路など
に用いられる電圧補償用や、全波整流回路などの整流回
路に用いられる。
【０００３】図８（ａ）には、２つのｐｎ接合を有する
従来のシリーズダイオードの断面図が示されており、図
８（ｂ）には、図８（ａ）のシリーズダイオードの等価
回路図が示されている。図８（ａ）に示されるシリーズ
ダイオードは、以下のようにして製造される。まず、ｐ
型の半導体基板２１上にｎ型のエピタキシャル成長層２
２が形成され、エピタキシャル成長層２２に露光、現
像、エッチングなどからなるフォトリソグラフィ工程、
イオン注入工程や拡散工程などにより、前記半導体基板
２１に達する深さまで不純物を導入することによってｐ
型のアイソレーション領域２３が形成される。また、ア
イソレーション領域２３によって仕切られたエピタキシ
ャル成長層２２の第２のウェル２２ｂに、不純物拡散に
よりｐ型領域２４が形成される。さらに、ｐ型領域２４
が形成されていないエピタキシャル成長層２２の第１の
ウェル２２ａ、アイソレーション領域２３と第２のウェ
ル２２ｂの両域に接続される部分およびｐ型領域２４の
それぞれの表面には電極２５、２６および２７が設けら
れる。これにより、エピタキシャル成長層２２の第１の
ウェル２２ａとアイソレーション領域２３とのあいだの
第１のｐｎ接合２８からなる第１のダイオード２８ａ、
およびｐ型領域２４が形成されたエピタキシャル成長層
２２の第２のウェル２２ｂとｐ型領域２４とのあいだの
第２のｐｎ接合２９からなる第２のダイオード２９ａが
直列に接続され、その接続点に電極２６、両端にそれぞ
れ電極２５、２７が形成された構造になっている。
従来のシリーズダイオードの断面図が示されており、図
８（ｂ）には、図８（ａ）のシリーズダイオードの等価
回路図が示されている。図８（ａ）に示されるシリーズ
ダイオードは、以下のようにして製造される。まず、ｐ
型の半導体基板２１上にｎ型のエピタキシャル成長層２
２が形成され、エピタキシャル成長層２２に露光、現
像、エッチングなどからなるフォトリソグラフィ工程、
イオン注入工程や拡散工程などにより、前記半導体基板
２１に達する深さまで不純物を導入することによってｐ
型のアイソレーション領域２３が形成される。また、ア
イソレーション領域２３によって仕切られたエピタキシ
ャル成長層２２の第２のウェル２２ｂに、不純物拡散に
よりｐ型領域２４が形成される。さらに、ｐ型領域２４
が形成されていないエピタキシャル成長層２２の第１の
ウェル２２ａ、アイソレーション領域２３と第２のウェ
ル２２ｂの両域に接続される部分およびｐ型領域２４の
それぞれの表面には電極２５、２６および２７が設けら
れる。これにより、エピタキシャル成長層２２の第１の
ウェル２２ａとアイソレーション領域２３とのあいだの
第１のｐｎ接合２８からなる第１のダイオード２８ａ、
およびｐ型領域２４が形成されたエピタキシャル成長層
２２の第２のウェル２２ｂとｐ型領域２４とのあいだの
第２のｐｎ接合２９からなる第２のダイオード２９ａが
直列に接続され、その接続点に電極２６、両端にそれぞ
れ電極２５、２７が形成された構造になっている。
【０００４】なお、３０は、電極２５および２６のオー
ミックコンタクトをうるために形成された高不純物濃度
のｎ+ 型領域、３１はシリコン酸化膜、３２はパッシベ
ーション膜としてのシリコンチッ化膜である。
ミックコンタクトをうるために形成された高不純物濃度
のｎ+ 型領域、３１はシリコン酸化膜、３２はパッシベ
ーション膜としてのシリコンチッ化膜である。
【０００５】
【発明が解決しようとする課題】しかし、エピタキシャ
ル成長層２２を半導体基板２１上の所定の位置にアイソ
レーション領域２３で区画するばあい、まず、エピタキ
シャル成長層２２の表面をシリコン酸化膜で覆い、さら
にフォトレジストを塗布して露光、現像、エッチングな
どのフォトリソグラフィ工程を経てシリコン酸化膜に開
口部を設け、ついでイオン注入などによる不純物の導
入、拡散工程など１０工程程度、工程数が多く必要であ
り、工期も１〜２日多く必要となる。そのため、製造コ
ストが高くなるという問題がある。
ル成長層２２を半導体基板２１上の所定の位置にアイソ
レーション領域２３で区画するばあい、まず、エピタキ
シャル成長層２２の表面をシリコン酸化膜で覆い、さら
にフォトレジストを塗布して露光、現像、エッチングな
どのフォトリソグラフィ工程を経てシリコン酸化膜に開
口部を設け、ついでイオン注入などによる不純物の導
入、拡散工程など１０工程程度、工程数が多く必要であ
り、工期も１〜２日多く必要となる。そのため、製造コ
ストが高くなるという問題がある。
【０００６】本発明は、かかる問題を解消するためにな
されたものであり、アイソレーション領域をなくするこ
とにより、製造の際に大幅に工程数を減らして製造時間
および製造コストを削減することができ、同時に小型化
も達成できる半導体装置を提供することを目的とする。
されたものであり、アイソレーション領域をなくするこ
とにより、製造の際に大幅に工程数を減らして製造時間
および製造コストを削減することができ、同時に小型化
も達成できる半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
（ａ）第１導電型の半導体基板の上面に第２導電型のエ
ピタキシャル成長層が設けられることにより、該半導体
基板とエピタキシャル成長層とのあいだのｐｎ接合によ
り形成される第１のダイオードと、（ｂ）前記エピタキ
シャル成長層内に第１導電型領域が設けられ、さらに該
第１導電型領域内に第２導電型領域が設けられることに
より、該第１導電型領域と第２導電型領域とのあいだの
ｐｎ接合により形成される第２のダイオードと、（ｃ）
前記エピタキシャル成長層および第１導電型領域の両域
に接続されるように設けられた第１電極と、（ｄ）前記
第２導電型領域に接続されるように設けられた第２電極
と、（ｅ）半導体基板の下面に設けられた第３電極とか
らなる。
（ａ）第１導電型の半導体基板の上面に第２導電型のエ
ピタキシャル成長層が設けられることにより、該半導体
基板とエピタキシャル成長層とのあいだのｐｎ接合によ
り形成される第１のダイオードと、（ｂ）前記エピタキ
シャル成長層内に第１導電型領域が設けられ、さらに該
第１導電型領域内に第２導電型領域が設けられることに
より、該第１導電型領域と第２導電型領域とのあいだの
ｐｎ接合により形成される第２のダイオードと、（ｃ）
前記エピタキシャル成長層および第１導電型領域の両域
に接続されるように設けられた第１電極と、（ｄ）前記
第２導電型領域に接続されるように設けられた第２電極
と、（ｅ）半導体基板の下面に設けられた第３電極とか
らなる。
【０００８】なお、第１導電型および第２導電型とは、
それぞれｐ型またはｎ型のいずれか一方を指し、第１導
電型がｐ型のばあいは第２導電型はｎ型であり、第１導
電型がｎ型のばあいは第２導電型はｐ型であることを意
味する。
それぞれｐ型またはｎ型のいずれか一方を指し、第１導
電型がｐ型のばあいは第２導電型はｎ型であり、第１導
電型がｎ型のばあいは第２導電型はｐ型であることを意
味する。
【０００９】
【作用】本発明によれば、半導体基板とエピタキシャル
成長層とのあいだの第１のｐｎ接合により１つのダイオ
ードが形成され、エピタキシャル成長層内の拡散領域に
よる第２のｐｎ接合により２つ目のダイオードが形成さ
れてシリーズダイオードを構成しているため、２つのダ
イオードは基板の縦方向（厚さ方向）に形成されてい
る。そのため半導体基板とエピタキシャル成長層とのｐ
ｎ接合はチップ面積全体に形成され、同じチップ面積に
対し、高電流、高耐圧の半導体装置となる。またアイソ
レーション領域を形成しないため、フォトリソグラフィ
工程や拡散工程など１０工程程度を省略することがで
き、工期を１〜２日程度短縮でき、電気特性を調べる試
作などが容易となる。
成長層とのあいだの第１のｐｎ接合により１つのダイオ
ードが形成され、エピタキシャル成長層内の拡散領域に
よる第２のｐｎ接合により２つ目のダイオードが形成さ
れてシリーズダイオードを構成しているため、２つのダ
イオードは基板の縦方向（厚さ方向）に形成されてい
る。そのため半導体基板とエピタキシャル成長層とのｐ
ｎ接合はチップ面積全体に形成され、同じチップ面積に
対し、高電流、高耐圧の半導体装置となる。またアイソ
レーション領域を形成しないため、フォトリソグラフィ
工程や拡散工程など１０工程程度を省略することがで
き、工期を１〜２日程度短縮でき、電気特性を調べる試
作などが容易となる。
【００１０】
【実施例】つぎに、図面を参照しながら、本発明の半導
体装置を詳細に説明する。図１は本発明の半導体装置の
一実施例を示す断面説明図およびその等価回路図、図２
〜７は図１の半導体装置の各製造工程を示す断面説明図
である。
体装置を詳細に説明する。図１は本発明の半導体装置の
一実施例を示す断面説明図およびその等価回路図、図２
〜７は図１の半導体装置の各製造工程を示す断面説明図
である。
【００１１】図１（ａ）に示されるように、１は第１導
電型（たとえばｐ型）の半導体基板であり、該半導体基
板１上には第２導電型（たとえばｎ型）のエピタキシャ
ル成長層２が設けられている。これら半導体基板１とエ
ピタキシャル成長層２とのあいだに縦方向の第１のｐｎ
接合３が形成されている。さらにエピタキシャル成長層
２の一部に不純物拡散により第１導電型領域４が形成さ
れ、さらに第１導電型領域４内の一部に第２導電型領域
５が形成されている。かかる第１導電型領域４と第２導
電型領域５とのあいだに第２のｐｎ接合６が形成されて
いる。また第２導電型のエピタキシャル成長層２と第１
導電型領域４とは第１電極７により接続されている。し
たがって、前記第１のｐｎ接合３からなる第１のダイオ
ード３ａおよび第２のｐｎ接合６からなる第２のダイオ
ード６ａが直列に接続されたシリーズダイオードが構成
され、両ダイオードの接続点に第１の電極７が設けら
れ、第２のダイオード６ａのカソード側（第２導電型領
域５）に第２電極８、第１のダイオード３ａのアノード
側（半導体基板１の裏面側）に第３電極９がそれぞれ設
けられている。なお、１０は、第１電極７のオーミック
コンタクトをうるために形成された、第２導電型の高濃
度不純物拡散領域、１１はシリコン酸化膜、および１２
はパッシベーション膜としてのシリコンチッ化膜であ
る。
電型（たとえばｐ型）の半導体基板であり、該半導体基
板１上には第２導電型（たとえばｎ型）のエピタキシャ
ル成長層２が設けられている。これら半導体基板１とエ
ピタキシャル成長層２とのあいだに縦方向の第１のｐｎ
接合３が形成されている。さらにエピタキシャル成長層
２の一部に不純物拡散により第１導電型領域４が形成さ
れ、さらに第１導電型領域４内の一部に第２導電型領域
５が形成されている。かかる第１導電型領域４と第２導
電型領域５とのあいだに第２のｐｎ接合６が形成されて
いる。また第２導電型のエピタキシャル成長層２と第１
導電型領域４とは第１電極７により接続されている。し
たがって、前記第１のｐｎ接合３からなる第１のダイオ
ード３ａおよび第２のｐｎ接合６からなる第２のダイオ
ード６ａが直列に接続されたシリーズダイオードが構成
され、両ダイオードの接続点に第１の電極７が設けら
れ、第２のダイオード６ａのカソード側（第２導電型領
域５）に第２電極８、第１のダイオード３ａのアノード
側（半導体基板１の裏面側）に第３電極９がそれぞれ設
けられている。なお、１０は、第１電極７のオーミック
コンタクトをうるために形成された、第２導電型の高濃
度不純物拡散領域、１１はシリコン酸化膜、および１２
はパッシベーション膜としてのシリコンチッ化膜であ
る。
【００１２】つぎに、本発明の半導体装置の製法を図２
〜７を参照しながら説明する。
〜７を参照しながら説明する。
【００１３】まず、図２〜３に示されるように、ボロン
またはガリウムなどのｐ型の不純物が１０18〜１０19／
ｃｍ3 程度の不純物濃度でドープされた５００〜７００
μｍ程度の厚さの半導体基板１上に、リンまたはヒ素な
どのｎ型の不純物を１０14〜１０16／ｃｍ3 程度の不純
物濃度になるようにドープさせながらエピタキシャル成
長を行うことによって、１０〜３０μｍ程度の厚さのエ
ピタキシャル成長層２を形成する。
またはガリウムなどのｐ型の不純物が１０18〜１０19／
ｃｍ3 程度の不純物濃度でドープされた５００〜７００
μｍ程度の厚さの半導体基板１上に、リンまたはヒ素な
どのｎ型の不純物を１０14〜１０16／ｃｍ3 程度の不純
物濃度になるようにドープさせながらエピタキシャル成
長を行うことによって、１０〜３０μｍ程度の厚さのエ
ピタキシャル成長層２を形成する。
【００１４】ついで、図４に示されるように、エピタキ
シャル成長層２の表面全体に熱酸化法またはＣＶＤ法な
どによりシリコン酸化膜１１を１μｍ程度の厚さに形成
したのち、第１導電型領域４を形成する場所のシリコン
酸化膜１１を露光、現像、エッチングなどからなるフォ
トリソグラフィ工程により開口する。ついでイオン注入
による半導体層のダメージを防止するための薄いシリコ
ン酸化膜を設け、薄いシリコン酸化膜を通して不純物濃
度が１０16〜１０18／ｃｍ3 程度になるようにイオン注
入を行って拡散し５〜１５μｍ程度の深さのｐ型の第１
導電型領域４を形成する。
シャル成長層２の表面全体に熱酸化法またはＣＶＤ法な
どによりシリコン酸化膜１１を１μｍ程度の厚さに形成
したのち、第１導電型領域４を形成する場所のシリコン
酸化膜１１を露光、現像、エッチングなどからなるフォ
トリソグラフィ工程により開口する。ついでイオン注入
による半導体層のダメージを防止するための薄いシリコ
ン酸化膜を設け、薄いシリコン酸化膜を通して不純物濃
度が１０16〜１０18／ｃｍ3 程度になるようにイオン注
入を行って拡散し５〜１５μｍ程度の深さのｐ型の第１
導電型領域４を形成する。
【００１５】つぎに、同様にシリコン酸化膜を設けてマ
スクとし、図５に示されるように、１０17〜１０20／ｃ
ｍ3 程度の不純物濃度になるように、ｎ+ 型の第２導電
型領域５およびエピタキシャル成長層２と第１導電型領
域４の両方にまたがる部分にオーミックコンタクト用の
ｎ+ 型の不純物拡散領域１０を形成する。
スクとし、図５に示されるように、１０17〜１０20／ｃ
ｍ3 程度の不純物濃度になるように、ｎ+ 型の第２導電
型領域５およびエピタキシャル成長層２と第１導電型領
域４の両方にまたがる部分にオーミックコンタクト用の
ｎ+ 型の不純物拡散領域１０を形成する。
【００１６】そののち、図６に示されるように、不純物
拡散領域１０および第２導電型領域５の部分にフォトリ
ソグラフィ工程によりコンタクト孔を設け、そののちア
ルミニウムなどの金属を蒸着法またはスパッタリング法
などにより成膜し、ついでパターニングして第１電極７
および第２電極８を設ける。さらに、図７に示されるよ
うに、各電極の周囲およびシリコン酸化膜１１の表面全
体にパッシベーション膜としてシリコンチッ化膜１２を
設ける。最後に半導体基板１の下面全体に金などの金属
からなる第３電極９を設けることにより、図１（ａ）に
示される半導体装置をうることができる。
拡散領域１０および第２導電型領域５の部分にフォトリ
ソグラフィ工程によりコンタクト孔を設け、そののちア
ルミニウムなどの金属を蒸着法またはスパッタリング法
などにより成膜し、ついでパターニングして第１電極７
および第２電極８を設ける。さらに、図７に示されるよ
うに、各電極の周囲およびシリコン酸化膜１１の表面全
体にパッシベーション膜としてシリコンチッ化膜１２を
設ける。最後に半導体基板１の下面全体に金などの金属
からなる第３電極９を設けることにより、図１（ａ）に
示される半導体装置をうることができる。
【００１７】
【発明の効果】本発明の半導体装置におけるシリーズダ
イオードは、アイソレーション領域を有していないた
め、製造の際の工程数を大幅に減らして製造工期を削減
することができ、製品のコストダウンに大いに寄与す
る。さらに２個のダイオードが縦型に形成されており、
従来のように横に並べる構造でないため、ダイオードを
形成するｐｎ接合をチップ面積全面に形成でき、同じチ
ップ面積に対してより多くの電流をとることができ、耐
圧も向上させることができる。
イオードは、アイソレーション領域を有していないた
め、製造の際の工程数を大幅に減らして製造工期を削減
することができ、製品のコストダウンに大いに寄与す
る。さらに２個のダイオードが縦型に形成されており、
従来のように横に並べる構造でないため、ダイオードを
形成するｐｎ接合をチップ面積全面に形成でき、同じチ
ップ面積に対してより多くの電流をとることができ、耐
圧も向上させることができる。
【図１】本発明の半導体装置の一実施例を示す説明図で
ある。
ある。
【図２】図１の半導体装置の製造工程を示す断面図であ
る。
る。
【図３】図１の半導体装置の製造工程を示す断面図であ
る。
る。
【図４】図１の半導体装置の製造工程を示す断面図であ
る。
る。
【図５】図１の半導体装置の製造工程を示す断面図であ
る。
る。
【図６】図１の半導体装置の製造工程を示す断面図であ
る。
る。
【図７】図１の半導体装置の製造工程を示す断面図であ
る。
る。
【図８】（ａ）は従来のシリーズダイオードの断面図、
（ｂ）はその等価回路図である。
（ｂ）はその等価回路図である。
１ 半導体基板 ２ エピタキシャル成長層 ３ 第１のｐｎ接合 ３ａ 第１のダイオード ４ 第１導電型領域 ５ 第２導電型領域 ６ 第２のｐｎ接合 ６ａ 第２のダイオード ７ 第１電極 ８ 第２電極 ９ 第３電極
Claims (1)
- 【請求項１】 （ａ）第１導電型の半導体基板の上面に
第２導電型のエピタキシャル成長層が設けられることに
より、該半導体基板とエピタキシャル成長層とのあいだ
のｐｎ接合により形成される第１のダイオードと、
（ｂ）前記エピタキシャル成長層内に第１導電型領域が
設けられ、さらに該第１導電型領域内に第２導電型領域
が設けられることにより、該第１導電型領域と第２導電
型領域とのあいだのｐｎ接合により形成される第２のダ
イオードと、（ｃ）前記エピタキシャル成長層および第
１導電型領域の両域に接続されるように設けられた第１
電極と、（ｄ）前記第２導電型領域に接続されるように
設けられた第２電極と、（ｅ）半導体基板の下面に設け
られた第３電極とからなる半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18828994A JPH0855999A (ja) | 1994-08-10 | 1994-08-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18828994A JPH0855999A (ja) | 1994-08-10 | 1994-08-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0855999A true JPH0855999A (ja) | 1996-02-27 |
Family
ID=16221031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18828994A Pending JPH0855999A (ja) | 1994-08-10 | 1994-08-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0855999A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10017922A1 (de) * | 2000-04-11 | 2001-10-25 | Infineon Technologies Ag | PN-Diode mit hoher Einsatzspannung |
| JP2016092335A (ja) * | 2014-11-10 | 2016-05-23 | 株式会社デンソー | ダイオード |
-
1994
- 1994-08-10 JP JP18828994A patent/JPH0855999A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10017922A1 (de) * | 2000-04-11 | 2001-10-25 | Infineon Technologies Ag | PN-Diode mit hoher Einsatzspannung |
| DE10017922B4 (de) * | 2000-04-11 | 2006-03-16 | Infineon Technologies Ag | Hochspannungs-Halbleiterdiode |
| JP2016092335A (ja) * | 2014-11-10 | 2016-05-23 | 株式会社デンソー | ダイオード |
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