JPH03220818A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路に、係り特に超高速かつ低消費電力な
ＧａＡｓ論理回路に関する。

〔従来の技術〕

従来技術としては、例えば公開特許公報平２−２９１２
３に示されている高速論理回路がある。

第１４図は上記公報に示された高速回路の例である。こ
の回路は、高電位側電源１５１　（ＶＤＤ）と低位側１
！（例えば０Ｖ）１５３を持ち、１０１．１０２．１０
４．１０５，１０６．１９１゜６０３からなるノーマリ
オフ型ＦＥＴで構成されている。

この論理回路の動作は、入力端子１５５または１５６の
いずれかにＨ１ｇｈレベル（例えば、０．６Ｖ）が印加
されると、出力端子１２１にはＬｏｗレベル（例えば、
ＯＶ）が出現するというＮ　ＯＲ論理である。論理動作
は、主にＦＥＴｌ０Ｉ、上０２と負荷素子６０３で決め
られる５例えば入力端子１５５がＨｉ　ｇ　ｈレベルの
ときはＦＥＴｌ０Ｉに電流が流れ、その結果、１５５の
電位を入力とするＦＥＴ１０５のゲート電圧が上昇する
ため、出力ノード１２１の電位は、接地電位に近いＬｏ
ｗレベルとなる。一方、入力端子のすべてにＬｏｗレベ
ルが与えられているときは、負荷素子からの電流はＦＥ
Ｔ１９１を介して流れ結線１２０の電位はＦＥＴ１９１
によりクランプされたＨ　ｉ　ｇ　ｈレベルとなり出力
端子１２１にもＨｉ　ｇ　ｈ　ＬｉへＪＬｒ（約０．６
Ｖ）が現れる。

ＦＥＴ１０４．１０５．１０６は、回路の負荷駆動能力
を高めるために設けられており、１０４゜１０５は、出
力ノート１２１に接続された負荷容量を高速に放電し、
１０６は高速に充電する働きをする。

また、ＦＥＴ１９１は、入力端子１５５の電位がＨｉ　
ｇ　ｈレベルからＬｏｗレベルに立ち下がる時、ゲート
電圧がＬｏｗレベルがらＨｉ　ｇ　ｈレベルになるため
、オフ状態から、オン状態となり。

端子１２１の電位が上昇するに従いＦＥＴ１９１がオン
状態になり、クランプ動作へと移行する。

一方、入力端子１５５の電位がＬｏｗレベルからＨｉ　
ｇｈレベルに立ち上がる時、ＦＥＴ１９１のゲート電圧
は、ＨｉｇｈレベルからＬｏｗレベルへと逆の動きをし
、端子１２１の電位が低下するに従い、カットオフ動作
に移行する。

〔発明が解決しようとする問題点〕

第１４図に示した従来技術における問題点としては、以
下に示す事項が挙げられる。

まず第一は、ＦＥＴ６０３のゲート電圧が端子１５１よ
り抵抗素子を通して供給されており、負荷素子６０３を
流れる電流ＩＬＬが端子１５１の電圧変動の影響を受け
やすい。

第二は、端子１５１の電位は、通常２Ｖ程７度の値に設
定されており、ＦＥＴ６Ｃ）３のゲート＠陽はショット
キー接合で形成されていることから、ゲート・ソース間
の電圧が０．６Ｖを越えるとゲートからソースへ向かっ
て電流が流れ始める。この電流は、端子１５１から抵抗
素子６０４、ＦＥＴｌ０Ｉ、１０２ならびにＦＥＴＩ　
９１を経由して流れ、／Ｉ！１費電力の増加を招く。

また、抵抗素子６０４は、ＦＥＴ６０３のソース電圧の
変化に追随して変化するゲート電圧の過渡的応答を阻害
する要因ともなり、高速性という点でも改良の余地が残
されている。

第三には、ＦＥＴ６０３のしきい値電圧がばらつくこと
で、ＦＥＴ６０３より供給される負荷電流ＩＬＬが変化
すると共に、さらには、ＦＥＴ１０６を流れる電流ＩＬ
２もばらつき、遅延時間や負荷駆動能力のばらつきが発
生して安定動作を欠くことになる。　第四には、 ＦＥＴＩ　９１のゲートは、出力ノード１２１に直接接
続された構成となっているが、ＦＥＴＩ　９１がオフ状
態からオン状態に遷移する時間を調整することができず
、種々の負荷条件に対して最適な値をとることができな
い。

第１５図は、上記第三の問題であるＦＥＴのしきい値電
圧のばらつきにより、第１４図の前段論理を流れる電流
ＩＬＬと負荷駆動部を流れる電流ＩＬ２がどのようにば
らつくかを示したものである。この図かられかるように
、ノーマリオフ型ＦＥＴのＶｔｈばらつき０．２２Ｖｆ
０．ＩＶ４ｍ対して、ＩＬＬ、ＩＬ２の平均電流がそれ
ぞれ約±４０％もばらついてしまう。また、第１３図に
示すように、このＩＬＬ、ＩＬ２のばらつきに対応して
回路の遅延時間も第１４図に示すように約＋６０％、−
２０〜３０％もばらついてしまい、安定動作ならびに高
速動作が期待できない。なお、第１６図において、ＣＬ
＝Ｏは、配線容量等の負荷容量が０の場合、ＣＬ＝０．
２５ｐＦは、この値が０．２５ｐＦであることを意味し
ている。

〔問題点を解決するための手段〕

本発明おいては、前記負荷素子ＦＥＴ６０３に。

所定の電位Ｖｇを印加し、ＩＬＬならびにＩＬ２のばら
つきを低減することで上記問題点を解決しようとしたも
のである。

〔作用〕

前記、論理部の負荷素子（ＦＥＴ６０３）のゲートに印
加される所定の電位Ｖｇは、素子特性のばらつきに対す
るＦＥＴ６０３の電流ＩＬＬならびにＦＥＴ１０６を流
れる電流ＩＬ２を安定化する働きを持つ。具体的には、
ＦＥＴのしきい値が深くなると、Ｖｇの電位を低下させ
、逆に浅くなるとＶｇの電位を上昇させることで、ＩＬ
Ｌ、ＩＬ２の安定化を図り、遅延時間ばらつきの少ない
高速回路を実現しようとしたものである。

〔実施例〕

本発明の実施例を第工図を用いて以下に説明する。第１
図の回路は、正側１！Ｊ１５１、と負側電源１５３のも
とで動作し、論理部負荷素子（ＦＥＴ６０３）のゲート
に所定の電位Ｖｇが印加されている。ＦＥＴ６０３は、
ノーマリオン型ＦＥＴで構成されているが、ＦＥＴ６０
３を流れる電流は、ゲート・ソース間の電圧をＶｇｓ、
しきい電圧をｖｔｈとすると、（Ｖ　ｇ　ｓ　−Ｖ　ｔ
　ｈ）”に比例した値となり、ノーマリオン型ＦＥＴで
はＶｔｈの値が負であることから、Ｖ　ｇ　ｓ　−Ｖ　
ｔ　ｈの値を大きくでき、ｖｔｈのばらつきΔｖｔｈが
発生しても、その影響全相対的に小さくできるためであ
る。

第２図は、上記Ｖｇを発生させるための回路の一例であ
る。２７０１，２７０２．２７０３．２７０４は、しき
い値電圧ｖｔｈが等しく設計されたノーマリ・オン型Ｆ
ＥＴで、２７０６゜２７０７は、接合面積が等しく設計
されたショットキーダイオードである。ここで、抵抗２
７０５を流れる電流Ｉｒｄは、ノーマリ・オン型ＦＥＴ
２７０２のゲートに流れ込まないので、全てショットキ
ーダイオード２７０６．２７０７に流れ込む。結線２７
０８と負側を源端子１５３との電位差Ｖ２７０８は、こ
の電流Ｉｒｄがこれらのショットキーダイオード２７０
６．２７０７に流れた時に生じるそれぞれの順方向降下
電圧Ｖｆ（２７０６）とＶｆ　（２７０７）とすると、
Ｖｆ（２７０６）　十Ｖｆ　（２７０７）になる。この
時。

Ｖｇは、ノーマリ・オン型ＦＥＴ２７０１゜２７０２の
ゲート・ソース間電圧をＶｇｓ（ＦＥＴ２７０１）、Ｖ
ｇｓ　　（ＦＥＴ２７０２）とすると、次式のようにな
る。

Ｖｇ＝Ｖｇｓ　（ＦＥＴ２７０１）　十Ｖｇｓ　（ＦＥ
Ｔ２７０２）＋Ｖｆ　（２７０６）＋Ｖｆ　（２７０？
）　十Ｖ　（１５３）　・−・（２）となる。なお、Ｖ
（１５３）は、負側電源端子１５３の電位である。とこ
ろで、ＦＥＴは、ＦＥＴのゲート・ソース間電圧Ｖｇｓ
としきい値電圧の差の二乗関数の電圧電流特性を持って
おり。

ＦＥＴを流れる電流は、ゲート幅に比例する。ここで、
ＦＥＴ２７０３にはＦＥＴ２７０１の電流Ｉｆｌが、Ｆ
ＥＴ２７０４にはＦＥＴ２７０２の電流Ｉｆ２が流れ込
むので、ＦＥＴ２７０１゜２７０２．２７０３．２７０
４のゲート幅をＷ２７０１．Ｗ２７０２．Ｗ２７０３−
Ｗ２７０４とすると、以下の関係が成立する。

Ｉｆｌ”−Ｗ２７０１・（Ｖｇｓ　（ＦＥＴ２７０１）
　　Ｖｔｈ）”代Ｗ２７０３・　（−Ｖｔｈ）”　　　
　　　　　　　　・・・・・・（３）Ｉｆ２ｃｃＷ２７
０２　・（Ｖｇｓ　（ＦＥＴ２７０２）−Ｖｔｈ）　２
ｃｅＷ２７０４−　（−Ｖｔｈ）　２　　　　　　　　
　−＝・（４）（３）、　　（４）式を整理すると、 Ｖｇｓ（ＦＥＴ２７０１）＝（１−Ｗ２７０３　Ｗ２　
０１）Ｖｔｈ・・・・・・（５） Ｖｇｓ（ＦＥＴ２７０２）＝（１−Ｗ２　０　　Ｗ　　
／　　）Ｖｔｈ・・・・・・（６） となる。ここで、　（２）式に（５）、、　　（６）式
を代入するとＶｇは、次のようになる。

Ｖｇ＝（１−Ｗ２　０３　　Ｗ２　　１）　・Ｖｔｈ＋
（１−Ｗ２７０４／Ｗ２７０２）　・Ｖｔｈ＋ｖｆ　（
２７０６）＋ｖｆ　（２７ｏ７）＋ｖ（１５３）−−−
−−−（７）つまり、この回路によれば、ＦＥＴ２７０
１とＦＥＴ２７０３、さらにＦＥＴ２７０２とＦＥＴ２
７０４のゲート幅比を変えることで、任意のしきい値電
圧ｖｔｈ依存性を持った電位Ｖｇを発生させることがで
きる。

今、第１図におけるＦＥＴ６０３を流れる電流をＩＬ（
Ｆ　Ｅ　Ｔ　６０３）、結ｖＡ１２０の電位ヲｖ（１２
０）とすると。

ＩＬＩ（ＦＥＴ６０３）＝Ｋ（Ｖｇ−Ｖ（１２０）−Ｖ
ｔｈ）”　　　−・・（８）となる、ここでＫはＦＥＴ
６０３の相互コンダクタンス係数である。今、（７）式
のＷ　２７０１　。

Ｗ２７０２、Ｗ２７０３、Ｗ２７０４を１−　　Ｗ２７
０３／Ｗ２７０１＝０．５１−　　　　　　　　　　　
　’＝０．５となるように設定したとすると、（８）式
ではＩＬＬ（ＦＥＴ６０３）＝Ｋ（Ｖｆ（２７０６）＋
Ｖｆ（２７０７）十Ｖ（１５３）−Ｖ　（１２０））”
　　　　・−＝（９）とＶｔｈに関係のない式となり、
ＩＬＬＣＦＥＴ６０３）がノーマリオン型ＦＥＴのｖｔ
ｈばらつきの影響を受けないようにすることができる。

なお、実際の動作においては、９式におけるＶ（１２０
）は、ＦＥＴ１９１．１０１，１０２のｖｔｈばらつき
の影響を受けるため、完全にはＩＬ（ＦＥＴ６０３）へ
のＶｔｈばらつきの影響は除去できないが、従来よりも
安定性が格段に向上する。

従って、この回路で発生したＶｇを、第１図に示す論理
回路に与えることにより、ノーマリ・オン型ＦＥＴのし
きい値電圧ｖｔｈの製造上のばらつきによる影響を低減
できる。なお、この構成例では、ノーマリ・オン型ＦＥ
Ｔで構成されるソースフロオアー回路のＶｇ端子を結１
１２７０８との間に、２回路従属接続した１１或である
が、さらに複数個従属接続しても、この例と同じ作用が
得られる。従って動作余裕の確保、遅延時間等の回路特
性を安定化することが可能である。また、第２図におい
て、ダイオード２７０６．２７０７の代わりに抵抗素子
を用いてもかまわない。また、正側電源電圧の変動でＶ
ｇの電位が変動は少なく、第１図に示す論理回路の負荷
ＦＥＴ６０３の電流も変化が少なくなり安定な動作が可
能となる。

第３図は、第２図に示した実施例のＶｇ発生回路の他の
構成を示したもので、この場合も第２図で説明した内容
と同様の効果が得られる。

第４図は第１図と第３図の回路を組合せＶｇを印加した
場合のｖｔｈばらつきに対するＩＬＬ、ＩＬ２の平均電
流のばらつきを求めたものである。

第４図において、ＥＦＥＴのｖｔｈばらつきは、０．２
２Ｖ＋０．ＩＶ、ＤＦＥＴ（７）ばらつきは。

−０，８Ｖ＋０．ＩＶとしていいる。この図かられかる
ように、上記ＦＥＴのｖｔｈばらつきに対して、ＩＬＬ
は＋２０％、−３０％、ＩＬ２は＋１０〜２０％と従来
の場合と比較して大幅に改善されることがわかる。

第５図は、上記ＩＬＬ、ＩＬ２ばらつきに対応して、遅
延時間ばらつきがどのようになるか示したものであるが
、設計中心に対し、ＣＬ＝Ｏ，ＣＬ＝０．２５　ｐ　Ｆ
の場合共、−１５％、＋４０％と従来と比較し、遅い側
で２０％もの改善が可能となることがわかる。

第６図は、従来回路と本発明の回路とで、具体的遅延時
間の差を示したもので、ｖｔｈが浅くなった場合、１．
５〜１．８倍の高速化が可能となる。

また、この時の消費電力は従来回路の１／１．８であり
、低消費電力化という点でも大幅に改善される。

第７図は、本発明の回路により、ＩＬＬ、ＩＬ２のばら
つきが低減される原理を結ｗＡ１２０の電位のｖｔｈ依
存性から説明しようとしたものである。

従来例では、結線１２０の電位Ｖ（１２０）が、ｖｔｈ
ばらつきに対して一定であるため。

ＦＥＴ６０３．１０６のゲート・ソース間電圧ｖｇｓも
一定である。ＦＥＴを流れる電流Ｉｄｓは（Ｖｇｓ　−
Ｖｔｈ）”　ニ比例するため、ＩｄｓがＶｔｈ（７）ば
らつきの影響を受け大きくばらつく。一方、本発明では
、ｖｔｈが浅くなるにつれ、Ｖｇが上昇し。

これに伴って、Ｖ（１２０）の電位も上昇する。この動
作により、ＦＥＴ６０３．１０６のＶｇｓも上昇し、　
（Ｖｇｓ　−Ｖｔｈ）”を一定にする方向に働くため、
ＩＬＬ、ＩＬ２は安定化される。また、逆にＶｔｈが深
くなった場合、Ｖｇが低下し、この場合もＩＬＬ、ＩＬ
２は安定化される方向となる。

なお、第１図の実施例においてはＦＥＴ６０３はＤＦＥ
Ｔとしているが、ＥＦＥＴであってもかまわない、この
場合、第２図、第３図におけるＤＦＥＴをＥＦＥＴに変
゛えることで所定のＶｇを発生させることができる。

第８図は、第１図の実施例のＦＥＴ１９１のゲート端子
２２０２と出力端子１２１との間に、遅延素子２２０１
を挿入した本発明の池の実施例を示している。本実施例
においても、直流的には第１図の実施例と同様に動作す
る。一方、交流的には、出力端子１２１の電位がＦＥＴ
１９１のゲート端子２２０２に１時間Ｔ（Ｔは遅延素子
２２０１の遅延時間）だけ遅れて伝わる。今、出力端子
１２１の電位がＬｏｗレベルからＨｉｇｈレベルに立ち
上がる時を考えると、ＦＥＴ１９１は、出力端子１２１
の電位が最初はほぼ負側室源の電位に等しいため、遅延
素子２２０１の遅延時間Ｔの間、オフ状態が維持される
。したがって。

この間、ＦＥＴ６０３から供給される電流Ｉ（ＦＥＴ６
０３）は全てＦＥＴ１０６のゲート容量を充電するため
に使用され、出力端子１２１の電位が高速に立ち上がる
ことになる。一方、出力端子１２１の電位がＨｉ　ｇｈ
レベルからＬｏｗレベルに立ち下がる時には、出力端子
１２１の電位がＬｏｗレベルになっても時間Ｔの間ＦＥ
Ｔ１９１がさらにオン状態を持続するため、このＦＥＴ
１９１の電流によって結線上２０の電位が高速に立ち下
がる。この結果、ＦＥＴ１０６が速くオフし、ＦＥＴ１
０４によって出力端子１２１の電位も高速に立ち下がる
ことになる６したがって、本実施例によれば、特に負荷
容量が大きくても高速に動作することが可能となる。

第９図（ａ）は、第８図の遅延素子２２０１を抵抗２３
０１と容量２３０２によって構成した本発明の実施例を
示している。この構成の遅延素子では、出力端子１２１
の電位が抵抗２３０１と容量２３０２の時定数に比例し
た時間だけ遅れて端子２２０２に伝わる。

さらに、第９図（ｂ）は、第９図（ａ）の抵抗素子２３
０１のかわりにノーマリ・オン型ＦＥＴ２３０３で構成
した本発明の実施例である。

この構成でも、遅延時間は第９図（ａ）と同様にＦＥＴ
２３０３のインピーダンスと容量２３０２の時定数に比
例した値になる。

第１０図は、第１図の実施例とほぼ同一構成で。

第工図の負荷素子６０３のゲートとＶｇの間にインピー
ダンスの高い抵抗素子２４０１を挿入し、容ｆｆ１２４
０２をゲート・ソース間に設けた場合の実施例を示した
ものである。本実施例においてもＦＥＴ６０３のゲート
に電流が流れないため、直流的には、第１図と同様に動
作し本発明の効果が得られる。一方、交流的には、以下
のように動作する。本実施例でも第１図の実施例と同様
、入力端子１５５の電位がＬｏｗレベルからＨｉ　ｇ　
ｈレベルに立ち上がるとＦＥＴｌ０Ｉがオンし、結線１
２０の電位は低下する。この時、第１図の実施例では、
ＦＥＴ６０３のゲートがＶｇに固定されているために、
結線１２０の電位の低下とともに、ＦＥＴ６０３のゲー
ト・ソース間電圧が増大し、このＦＥＴ６０３の電流が
増加し、結ｌｌＡｌ２Ｏの電位の立ち下がりを妨げる。

また、入力端子１５５の電位がＨｉｇｈレベルからＬｏ
ｗレベルに立ち下がると、ＦＥＴｌ０ＩがオフしＦ　Ｅ
　Ｔ　６０３　ニヨッテ、Ｍ＠１２０（７）’１位は立
ち上がる。この時、第１図の実施例では、結線１２０の
電位の上昇とともにＦＥＴ６０３のゲート・ソース間層
圧が減少するために、 ＦＥＴ６０３の電流が減少し結１！１２０の電位の立ち
上がりが遅くなる。一方、第１０図の実施例では、抵抗
素子２４０１のインピーダンスが高く、かつＦＥＴ６０
３のゲートとソースが容量２４０２で接続されているた
め、結！１２０の電位変化がＦＥＴ６０３のゲートに伝
わり、結線１２０の電位と結線２４０３の電位差が変化
しない方向の動作をする。従って、本実施例では、結、
１ｌ１２０が変化してもＦＥＴ６０３のゲート・ソース
間電圧が変化せず、ＦＥＴ６０３の電流も一定となるよ
うな動作をすることから、第１図の実施例に比べ高速に
動作する。

第１１図（ａ）は、第６図の抵抗素子２４０１を抵抗２
５０１で構成した本発明の実施例を示したものである。

第１１図（ｂ）は、第６図の抵抗素子２４０１をゲート
とソースを接続したノーマリ・オン型ＦＥＴ２５０２で
構成した本発明の実施例を示したものである。さらに、
第１１図（Ｃ）は、第６図の抵抗素子２４０１をゲート
にある固定のな圧が印加されたノーマリ・オン型ＦＥＴ
２５０３で構成した本発明の実施例を示したものである
。

第１２図は、第１図の実施例のＦＥＴ１０６のトレイン
・ソース間に負荷素子２００１を設けた本発明の実施例
を示したものである。この実施例では、出力端子１２１
の電位がＨｉ　ｇ　ｈレベルの時、ＦＥＴ１９１．２０
１．２０４の並列ゲート・ソース間ショットキー・ダイ
オードには、ＦＥＴ１０６と負荷素子２００１の両方の
電流が流れ込む。この時、出力端子１２↓のＨｉｇｈレ
ベルは、ＦＥＴ１０６と負荷素子２００１の電流和Ｉｈ
　（＝Ｉｏｕｔ＋Ｉｒ）とＦＥＴ１９１゜２０１．２０
４の並列ゲート・ソース間ショットキー・ダイオードの
電圧電流特性によって決まる。

したがって、負荷素子２００１のＭ、ｔＥＩｒを十分大
きく設定すれば、出力端子のＨｉ　ｇｈレベルを低下さ
せないで、ＦＥＴ１０６の電流Ｉｏｕｔを小さくできる
。ＦＥＴ１０６の電流Ｉｏｕｔは、結線１２０と出力端
子１２１との電位差によって決まるため、結線１２０の
電位を低くすることで極端に小さくすることができる。

一方、交流的には、第１図の実施例と同様、出力端子１
２１の電位がＬｏｗレベルからＨｉｇｈレベルに立ち上
がる時、出力端子１２１の電位がＨｉｇｈレベルになる
まで、ＦＥＴ　ｌ　９１がカットオフしているために、
結線１２０の電位が正側電源電圧近くまで上昇する。し
たがって、ＦＥＴ１０６は、常に直流的にはオフ状態で
、出力端子の電位が立ち上がる時のみ動作し負荷容量を
高速に充電する。つまり、本実施例によれば、出力の立
ち上がり時間を増大させないで、ＦＥＴ１０６の直流的
な電流Ｉｏｕｔを極端に小さくすることができる。

第１３図（ａ）は、第１２図の実施例の負荷素子２００
工をノーマリ・オン型ＦＥＴ２１０１で構成したもので
ある。さらに、第１３図（ｂ）は、第１２図の実施例の
負荷素子２００１を抵抗２１０２で構成したものである
。

以上述にた実施例の内、第８図、第１０図、第１２図の
実施例を少なくとも１つ以上組合せて用いてもかまわな
い。

【図面の簡単な説明】

第工図乃至第３図及び第８図乃至第１３図は。 それぞれ本発明の一実施例を示す回路図。第４図乃至第
７図は、それぞれ本発明の詳細な説明するための回路図
４第１４図乃至第１６図は、それぞれ従来例を説明する
ための回路図である。 〔符号の説明〕 １００．２００・・・論理回路、１０１，１０２゜１０
４．１０５，１０６，１９１，２０１゜２０４．７０３
，７０９，７１１，７１３゜７１４．２７０１，２７０
２，２７０３゜２７０４．２３０１，２５０２，２５０
３゜２３０３．２１０１・・・ＦＥＴ、１０３，２４０
１゜２５０１．２５０２．２５０３・ｉ荷ｆｉ子、７０
１．７０４，７０６，７０７，７０８゜７１０．２１０
２，２００１，２５０１゜２４０１．２３０１．２７０
５・・・抵抗、７１５゜７１６．２７０６．２７０７・
・・ダイオード素子、２２０１・・・遅延回路。 ２３０２゜ ２３０２・・容１． １２１・・・出力端子、 １５４゜ １５５・・入力端子、 Ｖｇ・・・負荷素子２００工

Claims (1)

1. 【特許請求の範囲】 １、第１の電源に接続される第１の端子と第２の電源に
   接続される第２の端子の間に設けられ、第１の負荷素子
   と少なくとも一つの電界効果トランジスタよりなる第１
   のトランジスタ群とを有し、上記第１のトランジスタ群
   を構成する電界効果トランジスタのゲートで入力信号を
   受け取ると共に、上記第１の負荷素子のゲートに素子特
   性のばらつきを反映した所定の電位が印加され、入力信
   号に応じた所望の論理信号を上記第１の負荷素子と上記
   第１のトランジスタ群との接続点から得る論理部と、第
   ３の電源に接続される第３の端子にドレインが接続され
   、上記論理部の出力をゲートで受け、ソースから出力信
   号を得る第１の電界効果トランジスタと、上記第１の電
   界トランジスタのソースと第４の電源に接続される第４
   の端子との間に設けられ、上記出力信号が立ち下がると
   き負荷容量を放電するプルダウン手段と、上記第２の端
   子と上記第１の電界効果トランジスタのゲートとの間に
   設けられ、かつ、上記出力信号により制御されるクラン
   プ手段とからなることを特徴とする論理回路。 ２、上記クランプ手段が、ゲートが上記第１の電界効果
   トランジスタのソースに、ドレインが上記第１の電界効
   果トランジスタのゲートに、ソースが第２の端子に接続
   された第２の電界効果トランジスタにより構成されてい
   ることを特徴とする請求項１に記載の論理回路。 ３、上記第２の電界効果トランジスタのしきい値が、上
   記第１の電界トランジスタのしきい値に実質的に等しい
   こと特徴とする請求項２に記載の論理回路。 ４、上記第１の電界効果トランジスタのドレインとソー
   ス間に第２の負荷素子を接続したことを特徴とする請求
   項１〜３のうちいずれかに記載の論理回路。 ５、上記第２の負荷素子が抵抗素子により構成されてい
   る請求項４に記載の論理回路。 ６、上記第１の負荷素子がゲートとソースを接続したノ
   ーマリオン型ＦＥＴにより構成されている請求項４に記
   載の論理回路。 ７、上記第２の電界効果トランジスタのゲートと上記第
   １の電界効果トランジスタのソースの間に遅延回路が挿
   入されていることを特徴とする請求項１〜６のうちいず
   れかに記載の論理回路。 ８、上記遅延回路が、抵抗素子と容量素子から構成され
   たことを特徴とする請求項７に記載の論理回路。 ９、上記遅延回路が、ゲートとソースあるいはゲートと
   ドレインを接続した電界効果トランジスタと容量素子か
   ら構成されていることを特徴とする請求項８に記載の論
   理回路。 １０、上記第一の負荷素子のゲートとソースの間に容量
   素子が設けられ、ゲートと所定の電位の間に抵抗素子が
   挿入されていることを特徴とする請求項１〜９のうちい
   ずれかに記載の論理回路。 １１、上記第１の負荷素子のゲートと所定の電位の間に
   挿入された抵抗素子がゲートとソースあるいはゲートと
   ドレインを接続した電界効果トランジスタにより構成さ
   れていることを特徴とする請求項１０に記載の論理回路
   。 １２、上記第１の負荷素子のゲートと所定の電位の間に
   挿入された抵抗素子がゲートが一定電位に接続された電
   界効果トランジスタから構成されていることを特徴とす
   る請求項１０に記載の論理回路。 １３、上記プルダウン手段は、上記第１のトランジスタ
   群のそれぞれの入力信号がゲートに印加される少なくと
   も一つの電界効果トランジスタより成り、それぞれのソ
   ースが互いに結線されて上記第４の端子に接続され、そ
   れぞれのドレインが互いに結線されて上記第１の電界効
   果トランジスタのソースに接続されている第２のトラン
   ジスタ群から成ることを特徴とする請求項１〜１２のう
   ちいずれかに記載の論理回路。 １４、上記第１の負荷素子が、ノーマリオン型の電界効
   果トランジスタで構成されていることを特徴とする請求
   項１〜１３のうちいずれかに記載の論理回路。 １５、それぞれのトランジスタのゲートにそれぞれの入
   力信号が印加されると共に、負側の電源に接続され、そ
   れぞれのトランジスタのドレインが互いに結線された少
   なくとも一つの電界トランジスタより成る第１のトラン
   ジスタ群と、該第１のトランジスタ群の共通なドレイン
   と正側電源の間に接続され、ゲートに素子特性のばらつ
   きを反映した所定の電位が印加された第１の負荷素子と
   、上記第１のトランジスタ群の共通ドレインと第１の負
   荷素子の接続点にゲートが接続された第１の電界効果ト
   ランジスタと、上記第１のトランジスタ群のそれぞれの
   入力に対応して、それぞれの入力信号がゲートに印加さ
   れる少なくともひとつの電界効果トランジスタより成り
   、それぞれのトランジスタのソースが互いに結線されて
   、負側電源に接続され、それぞれのトランジスタのドレ
   インが互いに結線されて上記第１の電界効果トランジス
   タのソースに接続されている第２のトランジスタ群と、
   上記負側電源と上記第１の電界効果トランジスタのゲー
   トとの間に設けられ、かつ、上記第１の電界効果トラン
   ジスタのソースから得られる出力信号により制御される
   クランプ手段とを有したことを特徴とする請求項２〜１
   ２、１４のうちいずれかに記載の論理回路。