JPH0322083B2 - - Google Patents
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- Publication number
- JPH0322083B2 JPH0322083B2 JP57133049A JP13304982A JPH0322083B2 JP H0322083 B2 JPH0322083 B2 JP H0322083B2 JP 57133049 A JP57133049 A JP 57133049A JP 13304982 A JP13304982 A JP 13304982A JP H0322083 B2 JPH0322083 B2 JP H0322083B2
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- JP
- Japan
- Prior art keywords
- transistor
- circuit
- output
- base
- amplifier
- Prior art date
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はトランジスタ増幅器に関するものであ
る。
る。
［従来の技術］
トランジスタ増幅器には、トランジスタのエミ
ツタに抵抗を接続した電流帰還型エミツタ増幅回
路があり、かかるトランジスタ増幅回路１を第１
図に示す。トランジスタQ1のエミツタは、エミ
ツタ抵抗REを介して負電源−Ｂに接続され、コ
レクタはコレクタ負荷抵抗RCを介して正電源＋
Ｂに接続されている。入力信号Viがベースに加え
られてコレクタから出力V0として導出される構
成である。
ツタに抵抗を接続した電流帰還型エミツタ増幅回
路があり、かかるトランジスタ増幅回路１を第１
図に示す。トランジスタQ1のエミツタは、エミ
ツタ抵抗REを介して負電源−Ｂに接続され、コ
レクタはコレクタ負荷抵抗RCを介して正電源＋
Ｂに接続されている。入力信号Viがベースに加え
られてコレクタから出力V0として導出される構
成である。
第１図の回路１の増幅素子であるトランジスタ
Q1のhFEが充分大きいとすれば、コレクタ電源IC
はエミツタ電流Ｉにほぼ等しく、これをI0とする
と、 I0＝（Vi−VBE1）／RE ……(1) が成立する。ここにVBE1はトランジスタＱ１のベ
ース・エミツタ間電圧である。また、出力電圧
V0は次式にて示される。
Q1のhFEが充分大きいとすれば、コレクタ電源IC
はエミツタ電流Ｉにほぼ等しく、これをI0とする
と、 I0＝（Vi−VBE1）／RE ……(1) が成立する。ここにVBE1はトランジスタＱ１のベ
ース・エミツタ間電圧である。また、出力電圧
V0は次式にて示される。
V0＝＋Ｂ−I0RC ……(2)
(1)，(2)式より次式が得られる。
V0＝（＋Ｂ−RC／RE・Vi）＋RC／RE・VBE1 …(3)
［発明が解決しようとする課題］
(3)式から明白な如く、第１図に示す増幅回路の
出力電圧は、本来の出力（＋Ｂ−RC／RE・Vi）の他 にRC／RE・VBE1なる、いわゆる歪成分が生ずること が判る。これはトランジスタの非直線性によるも
のであつて、ベース・エミツタ間電圧VBEがI0に
対して非直線的関係にあるから、かかる増幅器に
おいては本質的に歪を有することになる。
出力電圧は、本来の出力（＋Ｂ−RC／RE・Vi）の他 にRC／RE・VBE1なる、いわゆる歪成分が生ずること が判る。これはトランジスタの非直線性によるも
のであつて、ベース・エミツタ間電圧VBEがI0に
対して非直線的関係にあるから、かかる増幅器に
おいては本質的に歪を有することになる。
この様な歪をなくすために負帰還を設ける方法
があるが、負帰還をかければ増幅度の低下をまね
き、所要の増幅度を得るには多数の増幅素子を用
いる必要がある。
があるが、負帰還をかければ増幅度の低下をまね
き、所要の増幅度を得るには多数の増幅素子を用
いる必要がある。
［課題を解決するための手段］
本発明の目的は、簡単な回路構成で増幅素子の
非直線性に起因する歪成分を除去することの可能
なトランジスタ増幅器を提供するものである。
非直線性に起因する歪成分を除去することの可能
なトランジスタ増幅器を提供するものである。
上記目的を達成するための本発明の手段は、ベ
ースに入力電圧が印加された第１のトランジスタ
を有し、前記入力電圧に対する前記第１のトラン
ジスタのコレクタに導出された出力電圧の比が、
ｎ（ｎは、２以上の整数）なる第１の増幅回路と、
前記第１のトランジスタのコレクタに導出された
前記出力電圧が（ｎ−１）個のダーリントン接続
されたトランジスタを介して印加されるベースを
有するエミツタ接地型の第２のトランジスタを具
備する第２の増幅回路とから成り、前記第１のト
ランジスタと前記ダーリントン接続されたトラン
ジスタ、及び第２のトランジスタの導電型を互い
に同一導電型としたことを特徴とするものであ
る。
ースに入力電圧が印加された第１のトランジスタ
を有し、前記入力電圧に対する前記第１のトラン
ジスタのコレクタに導出された出力電圧の比が、
ｎ（ｎは、２以上の整数）なる第１の増幅回路と、
前記第１のトランジスタのコレクタに導出された
前記出力電圧が（ｎ−１）個のダーリントン接続
されたトランジスタを介して印加されるベースを
有するエミツタ接地型の第２のトランジスタを具
備する第２の増幅回路とから成り、前記第１のト
ランジスタと前記ダーリントン接続されたトラン
ジスタ、及び第２のトランジスタの導電型を互い
に同一導電型としたことを特徴とするものであ
る。
［実施例］
以下本発明につき、図面を用いて説明する。第
２図は本発明の基礎動作原理を示す回路図であ
り、増幅回路１は第１図の回路と同一構成であ
り、当該増幅回路１の前段に反転増幅回路２を用
いたものである。増幅回路２はトランジスタQ2
を有し、このトランジスタQ2はトランジスタQ1
と同一導電型のNPNトランジスタであり、抵抗
RBを介して接地され、コレクタは負荷抵抗RAを
介して正電源＋Ｂへ接続されており、回路入力Vi
がトランジスタQ2の制御電極であるベースに印
加され、出力電圧としてのコレクタから出力VA
が導出され、トランジスタQ1の制御電極入力、
すなわち、ベース入力となつている。なお、増幅
回路１の正電源を＋B2としている。
２図は本発明の基礎動作原理を示す回路図であ
り、増幅回路１は第１図の回路と同一構成であ
り、当該増幅回路１の前段に反転増幅回路２を用
いたものである。増幅回路２はトランジスタQ2
を有し、このトランジスタQ2はトランジスタQ1
と同一導電型のNPNトランジスタであり、抵抗
RBを介して接地され、コレクタは負荷抵抗RAを
介して正電源＋Ｂへ接続されており、回路入力Vi
がトランジスタQ2の制御電極であるベースに印
加され、出力電圧としてのコレクタから出力VA
が導出され、トランジスタQ1の制御電極入力、
すなわち、ベース入力となつている。なお、増幅
回路１の正電源を＋B2としている。
かかる回路構成において、前段増幅回路２の出
力VA及び後段増幅回路１の出力V0はそれぞれ次
式にて示される。
力VA及び後段増幅回路１の出力V0はそれぞれ次
式にて示される。
VA＝＋B1−RA／RB（Vi−VBE2） ……(4)
VO＝＋B2−RC／RE（VA−VBE1） ……(5)
(4)，(5)式より次式が得られる。
VO＝＋B2−RC／RE｛＋B1−RA／RBVi
＋（RA／RBVBE2−VBE1）｝ ……(5)
となり、(6)式における歪項は（RA／RBVBE2−VBE1）
となる。ここで、トランジスタQ1及びQ2が等し
い特性を有しているものとすれば、例えば同一半
導体チツプ上に形成されているとすれば、電流IA
とIOが等しいと、両トランジスタのベース・エミ
ツタ間電圧VBE1，VBE2は共に等しくなり、よつて
上記歪項は（RA／RB−１）VBEとなる。従つてRA＝ RBに選定することにより上記歪項は、零となつ
て出力VOには歪が発生しないことになる。なお、
抵抗RBおよびREによる帰還量を揃える必要があ
るために、RB＝REとする必要もある。
い特性を有しているものとすれば、例えば同一半
導体チツプ上に形成されているとすれば、電流IA
とIOが等しいと、両トランジスタのベース・エミ
ツタ間電圧VBE1，VBE2は共に等しくなり、よつて
上記歪項は（RA／RB−１）VBEとなる。従つてRA＝ RBに選定することにより上記歪項は、零となつ
て出力VOには歪が発生しないことになる。なお、
抵抗RBおよびREによる帰還量を揃える必要があ
るために、RB＝REとする必要もある。
このように前段増幅回路２の抵抗RA及びRBを
等しくすることは、すなわち、増幅回路２を電圧
利得が１の増幅回路とすることであつて、それに
より歪成分が除去できることになる。
等しくすることは、すなわち、増幅回路２を電圧
利得が１の増幅回路とすることであつて、それに
より歪成分が除去できることになる。
第３図は本発明の基礎動作原理によるための実
施例を示す回路図であり、トランジスタQ1及び
Q2をＮチヤンネル接合型電界効果トランジスタ
を用いた場合を示している。回路入力Viはトラン
ジスタQ2の制御電極であるゲートに印加され、
出力電極としてドレインが用いられ、当該ドレイ
ンから出力VAが導される。当該出力はトランジ
スタQ1の制御電極であるゲートに印加され、出
力電極であるドレインから回路出力VOが導出さ
れる。そして両トランジスタのゲート・ソース間
電圧VGSを等しくして、抵抗RAとRBをも等しくす
ることにより同様に出力VOにおいて歪成分を除
去しうるものである。
施例を示す回路図であり、トランジスタQ1及び
Q2をＮチヤンネル接合型電界効果トランジスタ
を用いた場合を示している。回路入力Viはトラン
ジスタQ2の制御電極であるゲートに印加され、
出力電極としてドレインが用いられ、当該ドレイ
ンから出力VAが導される。当該出力はトランジ
スタQ1の制御電極であるゲートに印加され、出
力電極であるドレインから回路出力VOが導出さ
れる。そして両トランジスタのゲート・ソース間
電圧VGSを等しくして、抵抗RAとRBをも等しくす
ることにより同様に出力VOにおいて歪成分を除
去しうるものである。
上記第２図，第３図の回路においては、RA＝
RBとして、前段増幅回路２の入力電圧に対する
出力電圧の比を１、すなわち、電圧利得を１とし
たものであるが、以下に示す本発明による増幅器
はこの前段増幅器の電圧利得を２以上とするよう
にしたものであり、第４図の実施例の回路におい
ては、前段増幅器２の電圧利得を２としたもので
ある。
RBとして、前段増幅回路２の入力電圧に対する
出力電圧の比を１、すなわち、電圧利得を１とし
たものであるが、以下に示す本発明による増幅器
はこの前段増幅器の電圧利得を２以上とするよう
にしたものであり、第４図の実施例の回路におい
ては、前段増幅器２の電圧利得を２としたもので
ある。
すなわち、RA／RB＝２として、後段の増幅回
路１のトランジスタQ1にダーリントン接続した
NPNトランジスタQ3を設け、このトランジスタ
Q3のベースにトランジスタQ2のコレクタ出力VA
を印加する構成である。従つて出力VAはトラン
ジスタQ3及びQ1の各ベース・エミツタの２段の
PN接合を通るために、(6)式で示される歪項が次
式で示される。
路１のトランジスタQ1にダーリントン接続した
NPNトランジスタQ3を設け、このトランジスタ
Q3のベースにトランジスタQ2のコレクタ出力VA
を印加する構成である。従つて出力VAはトラン
ジスタQ3及びQ1の各ベース・エミツタの２段の
PN接合を通るために、(6)式で示される歪項が次
式で示される。
（RA／RB・VBE2−VBE3−VBE1） ……(7)
ここで、RA／RB＝２とし、各トランジスタを
すべて同一特性とすれば、VBE1＝VBE2＝VBE3とす
ることができ、よつて、(7)項は零とすることが可
能である。
すべて同一特性とすれば、VBE1＝VBE2＝VBE3とす
ることができ、よつて、(7)項は零とすることが可
能である。
一般に前段増幅回路２の電圧利得をｎ（ｎは２
以上の整数）してRA／RB＝ｎとすれば、後段増
幅回路１のトランジスタQ1に（ｎ−１）段のダ
ーリントン接続構成のトランジスタQ3を接続し、
各トランジスタQ1乃至Q3の導電型を互いに同一
導電型とすることにより歪を除去することができ
る。
以上の整数）してRA／RB＝ｎとすれば、後段増
幅回路１のトランジスタQ1に（ｎ−１）段のダ
ーリントン接続構成のトランジスタQ3を接続し、
各トランジスタQ1乃至Q3の導電型を互いに同一
導電型とすることにより歪を除去することができ
る。
すなわち、（ｎ−１）段のダーリントン接続ト
ランジスタQ3を出力VAとトランジスタQ1のベー
スとの間に設け、トランジスタQ1と上記（ｎ−
１）個のダーリントン接続トランジスタQ3とを
更にダーリントン接続する構成とすれば、出力
VAは（ｎ−１）個のPN接合を介してトランジス
タQ1のベースへ入力され、所定の目的が達せら
れることになる。
ランジスタQ3を出力VAとトランジスタQ1のベー
スとの間に設け、トランジスタQ1と上記（ｎ−
１）個のダーリントン接続トランジスタQ3とを
更にダーリントン接続する構成とすれば、出力
VAは（ｎ−１）個のPN接合を介してトランジス
タQ1のベースへ入力され、所定の目的が達せら
れることになる。
［効果］
以上、詳述した如く、本発明によれば負帰還を
かけることなく、簡単な回路構成で増幅素子の非
直線性に起因する歪を除去することができるの
で、良好なトランジスタ増幅器が得られる。
かけることなく、簡単な回路構成で増幅素子の非
直線性に起因する歪を除去することができるの
で、良好なトランジスタ増幅器が得られる。
しかも、第１のトランジスタとダーリントン接
続トランジスタ、及び第２のトランジスタは互い
に同一導電型であるので、各トランジスタのベー
ス・エミツタ間電圧を同一にすることは容易であ
り、前記歪を確実に除去することができる。
続トランジスタ、及び第２のトランジスタは互い
に同一導電型であるので、各トランジスタのベー
ス・エミツタ間電圧を同一にすることは容易であ
り、前記歪を確実に除去することができる。
更に第１、及び第２の増幅回路により電圧利得
が得られると共に、ダーリントン接続のトランジ
スタにより電流利得も得ることができる。
が得られると共に、ダーリントン接続のトランジ
スタにより電流利得も得ることができる。
第１図は従来のトランジスタ増幅器の１例を示
す回路図、第２図、第３図は本発明の基礎動作原
理を示す回路図、第４図は本発明の実施例を示す
回路図である。 主要部分の符号の説明、１……
後段増幅回路、２……前段増幅回路、Q1，Q2…
…トランジスタ、Q3……ダーリントン接続トラ
ンジスタ。
す回路図、第２図、第３図は本発明の基礎動作原
理を示す回路図、第４図は本発明の実施例を示す
回路図である。 主要部分の符号の説明、１……
後段増幅回路、２……前段増幅回路、Q1，Q2…
…トランジスタ、Q3……ダーリントン接続トラ
ンジスタ。
Claims (1)
- 【特許請求の範囲】 １ ベースに入力電圧が印加された第１のトラン
ジスタを有し、前記入力電圧に対する前記第１の
トランジスタのコレクタに導出された出力電圧の
比が、ｎ（ｎは、２以上の整数）なる第１の増幅
回路と、 前記第１のトランジスタのコレクタに導出され
た前記出力電圧が（ｎ−１）個のダーリントン接
続されたトランジスタを介して印加されるベース
を有するエミツタ接地型の第２のトランジスタを
具備する第２の増幅回路とから成り、 前記第１のトランジスタと前記ダーリントン接
続されたトランジスタ、及び第２のトランジスタ
の導電型を互いに同一導電型としたことを特徴と
するトランジスタ増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133049A JPS5829206A (ja) | 1982-07-29 | 1982-07-29 | トランジスタ増巾器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133049A JPS5829206A (ja) | 1982-07-29 | 1982-07-29 | トランジスタ増巾器 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP814678A Division JPS54101644A (en) | 1978-01-27 | 1978-01-27 | Transistor amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5829206A JPS5829206A (ja) | 1983-02-21 |
| JPH0322083B2 true JPH0322083B2 (ja) | 1991-03-26 |
Family
ID=15095615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133049A Granted JPS5829206A (ja) | 1982-07-29 | 1982-07-29 | トランジスタ増巾器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829206A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2587562B1 (fr) * | 1985-09-17 | 1987-11-20 | Thomson Csf | Dispositif de commande d'un circuit de sortie d'un circuit integre |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5134689U (ja) * | 1974-09-06 | 1976-03-15 |
-
1982
- 1982-07-29 JP JP57133049A patent/JPS5829206A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5829206A (ja) | 1983-02-21 |
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