JPH0322105B2 - - Google Patents
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- JPH0322105B2 JPH0322105B2 JP55128406A JP12840680A JPH0322105B2 JP H0322105 B2 JPH0322105 B2 JP H0322105B2 JP 55128406 A JP55128406 A JP 55128406A JP 12840680 A JP12840680 A JP 12840680A JP H0322105 B2 JPH0322105 B2 JP H0322105B2
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- circuit
- signal
- phase
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、データ伝送系の測定装置におい
て、受信したデータ信号に受信装置の内部でつく
つたタイミング信号を同期させるための位相補正
回路についてのものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a phase correction circuit for synchronizing a timing signal generated inside the receiving device with a received data signal in a data transmission measuring device. It is something.
［従来の技術］
データ伝送系の符号誤りを見出す手段として、
従来から次のようなものが使用されている。[Prior art] As a means of detecting code errors in a data transmission system,
Conventionally, the following have been used:
すなわち、送信側からデータ信号RD（以下、
信号RDという。）を送り、受信側では受信した
信号RDをもとに信号RDに同期したタイミング
信号RT（以下、信号RTという。）を作る。そし
て、信号RTと信号RDを比較して、符号誤りを
見つける。 In other words, the data signal RD (hereinafter referred to as
It is called signal RD. ), and on the receiving side, based on the received signal RD, a timing signal RT (hereinafter referred to as signal RT) synchronized with the signal RD is generated. Then, signal RT and signal RD are compared to find a code error.
このような従来技術については、例えば特公昭
54−22241号公報にも記載されている。 Regarding such conventional technology, for example,
It is also described in Publication No. 54-22241.
次に、信号RDと信号RTの関係を第１図によ
り説明する。 Next, the relationship between signal RD and signal RT will be explained with reference to FIG.
第１図アは受信した信号RDの波形図であり、
第１図イは信号RTの波形図である。 Figure 1A is a waveform diagram of the received signal RD,
FIG. 1A is a waveform diagram of the signal RT.
第１図は信号RDに信号RTを同期させようと
している状態を示す。 FIG. 1 shows a situation in which signal RT is being synchronized with signal RD.
時間T1では、信号RTが信号RDに対し時間△
T1だけ進んでいる。この情報により位相補正回
路が動作する。 At time T 1 , the signal RT is relative to the signal RD for a time △
It has advanced by T 1 . The phase correction circuit operates based on this information.
時間T2では、信号RTが信号RDに対し時間△
T2だけ遅れている。これは、位相補正回路の補
正がかかり過ぎたためである。 At time T 2 , the signal RT is relative to the signal RD for a time △
T is behind by 2 . This is because the phase correction circuit applied too much correction.
時間T3では、信号RTが信号RDに対し時間△
T3だけ進んでいる。これも位相補正回路の補正
がかかり過ぎたためである。 At time T 3 , the signal RT is relative to the signal RD for a time △
It has progressed by T 3 . This is also because the phase correction circuit applied too much correction.
このように、位相補正回路は信号RDに対し信
号RTの進みや遅れをなくす方向に動作し、信号
RDの立上り立下りに信号RTを同期させていく。 In this way, the phase correction circuit operates in the direction of eliminating the advance or delay of the signal RT with respect to the signal RD.
Synchronize the signal RT with the rise and fall of RD.
なお、第１図では信号RTの周期を信号RDの
周期の２分の１にしているが、これは信号RTの
オンからオフへの変換点タイミングT10、T20、
……で信号RDと信号RTを比較し、信号RDの符
号誤りを検出するためである。 In addition, in FIG. 1, the period of the signal RT is set to half the period of the signal RD, but this is due to the transition point timing T 10 , T 20 ,
This is to compare the signal RD and the signal RT to detect a code error in the signal RD.
次に、第１図の信号RDに信号RTを同期させ
た状態を第２図に示す。 Next, FIG. 2 shows a state in which the signal RT is synchronized with the signal RD shown in FIG.
第２図では、信号RDの立上り立下りと信号
RTの立上りは同期し、信号RTの立下りが信号
RDの中央に一致する。 In Figure 2, the rising and falling of the signal RD and the signal
The rising edge of RT is synchronized, and the falling edge of signal RT is the signal
Matches the center of RD.
次に、信号RTを同期させるための従来回路図
を第３図により説明する。 Next, a conventional circuit diagram for synchronizing the signal RT will be explained with reference to FIG.
第３図の１はクロツク発生回路、２は位相補正
回路、３は２／ｎの分周回路、４は立上り立下り
微分パルス発生回路、５は反転回路、６と７は位
相比較回路である。 In Fig. 3, 1 is a clock generation circuit, 2 is a phase correction circuit, 3 is a 2/n frequency dividing circuit, 4 is a rising/falling differential pulse generation circuit, 5 is an inversion circuit, and 6 and 7 are phase comparison circuits. .
位相補正回路２には、１／２分周回路２１と制
御回路２２である。 The phase correction circuit 2 includes a 1/2 frequency divider circuit 21 and a control circuit 22.
端子１１に信号RDを加えると、位相補正をさ
れた信号RTが端子１２から出ていく。この場
合、第２図のような関係になるように、端子１１
の信号RDの周期と端子１２の信号RTの周期を
調整する。この調整は、次のようにする。 When the signal RD is applied to the terminal 11, the phase-corrected signal RT comes out from the terminal 12. In this case, the terminals 11
The period of the signal RD of the terminal 12 and the period of the signal RT of the terminal 12 are adjusted. This adjustment is done as follows.
クロツク発生回路１はＴ／ｎのクロツクを発生
する。ここに、ｎは補正の細かさをきめる要素
で、数が多いほど位相補正を細かくすることがで
きる。 A clock generating circuit 1 generates a T/n clock. Here, n is an element that determines the fineness of the correction, and the larger the number, the finer the phase correction can be.
クロツク発生回路１の出力は、位相補正回路２
内の１／２分周回路２１で分周され、さらに、
２／ｎ分周回路３で分周されて周期Ｔの波形にな
る。 The output of the clock generation circuit 1 is sent to the phase correction circuit 2.
The frequency is divided by the 1/2 frequency divider circuit 21 in the
The frequency is divided by the 2/n frequency dividing circuit 3 to obtain a waveform with period T.
このクロツク発生回路１の出力を分周していく
過程で、端子１１の信号RDと比較し、信号RD
の立上り立下りに同期した信号RTを作つてい
く。 In the process of dividing the output of the clock generation circuit 1, the signal RD at the terminal 11 is compared with the signal RD.
Create a signal RT that is synchronized with the rise and fall of .
端子１１の信号RDは、立上り立下り微分パル
ス発生回路４により、波形のオンオフ変換点でパ
ルスを発生する。このパルスと端子１２の信号
RTとを位相比較回路６，７で比較し、その比較
出力を位相補正回路２内の制御回路２２に送る。 The signal RD at the terminal 11 generates a pulse at the on/off conversion point of the waveform by the rising/falling differential pulse generating circuit 4. This pulse and the signal at terminal 12
RT is compared with phase comparator circuits 6 and 7, and the comparison output is sent to control circuit 22 in phase correction circuit 2.
この場合、端子１２の信号RTを二つに分け、
一つを反転回路５で反転して位相比較回路６へ送
り、他の一つをそのまま位相比較回路７へ送る。 In this case, the signal RT at terminal 12 is divided into two,
One is inverted by the inverting circuit 5 and sent to the phase comparison circuit 6, and the other one is sent to the phase comparison circuit 7 as is.
信号RDと信号RTの位相を比較した結果、位
相の進み遅れに応じて制御回路２２は１／２分周
回路２１へパルスを入れたり抜いたりする。この
結果、信号RTを信号RDに同期させることがで
きる。 As a result of comparing the phases of the signal RD and the signal RT, the control circuit 22 inserts or removes a pulse into the 1/2 frequency divider circuit 21 depending on whether the phases lead or lag. As a result, signal RT can be synchronized with signal RD.
［発明が解決しようとする課題］
第３図の構成から信号RDに同期した信号RT
を作れることが分かる。しかし、これらの関係を
実現するための従来の位相回路２では、構成が複
雑になるという問題がある。[Problem to be solved by the invention] From the configuration shown in Fig. 3, the signal RT synchronized with the signal RD
It turns out that you can make . However, the conventional phase circuit 2 for realizing these relationships has a problem in that the configuration is complicated.
この発明は、第３図の位相補正回路２を簡単な
回路構成で実現できるようにすることを目的と
し、２個のＤ型フリツプフロツプ（以下、Ｄ型
FFという）、１個のＪ−Ｋフリツプフロツプ（以
下、Ｊ−KFFという）及び２個のゲート回路だ
けで実現できる位相補正回路の提供を目的とす
る。 The purpose of the present invention is to realize the phase correction circuit 2 shown in FIG. 3 with a simple circuit configuration.
FF), one J-K flip-flop (hereinafter referred to as J-KFF), and two gate circuits.
［課題を解決するための手段］
この目的を達成するために、この発明では、ク
ロツク信号を分周してタイミング信号RTをつく
り、データ信号RDを立上り立下り微分用のパル
ス発生回路４に加え、パルス発生回路４の出力と
前記タイミング信号RTとの位相を位相比較回路
で比較し、前記位相の進み遅れに応じて前記分周
過程でパルスを加減し、前記タイミング信号RT
を前記データ信号RDに同期させる場合に、前記
位相の進み記憶用の第１のＤ型FF２Ａの出力を
Ｋ入力に接続し、前記位相の遅れ記憶用の第２の
Ｄ型FF２Ｂの出力をＪ入力に接続し、ｎ倍（ｎ
≧２の整数）の前記クロツク信号をCP入力に接
続するＪ−KFF２Ｃと、Ｊ−KFF２Ｃの「１」
出力とｎ倍の前記クロツク信号を入力とする第１
のゲート回路２Ｄと、Ｊ−KFF２Ｃの「０」出
力とｎ倍の前記クロツク信号を入力とする第２の
ゲート回路２Ｅと、第１のゲート回路２Ｄの出力
を入力とし、前記タイミング信号RTを発生する
２／ｎ分周回路３と、パルス発生回路４の出力
と、前記タイミング信号RTの出力を入力とする
第１の位相比較回路６と、パルス発生回路４の出
力と、前記タイミング信号RTの出力を入力とす
る第２の位相比較回路７と、パルス発生回路４の
出力が前記タイミング信号RTより進んでいると
き、第２位相比較回路７の出力を第１のＲ端子に
接続し、前記位相の進みを記憶する第１のＤ型
FF２Ａと、パルス発生回路４の出力が前記タイ
ミング信号RTより遅れているとき、第１の位相
比較回路６の出力を第２のＲ端子に接続し、前記
位相の遅れを記憶する第２のＤ型FF２Ｂとを備
え、第１のゲート回路２Ｄの出力を第１のＤ型
FF２ＡのＴ入力に接続し、第２のゲート回路２
Ｅの出力を第２のＤ型FF２ＢのＴ入力に接続す
る。[Means for Solving the Problems] In order to achieve this object, the present invention divides the frequency of the clock signal to create the timing signal RT, and adds the data signal RD to the pulse generation circuit 4 for differentiating the rising and falling edges. , the phase of the output of the pulse generation circuit 4 and the timing signal RT is compared by a phase comparison circuit, and the pulse is increased or decreased in the frequency division process according to the lead/lag of the phase, and the timing signal RT is
When synchronizing with the data signal RD, the output of the first D-type FF2A for storing the phase lead is connected to the K input, and the output of the second D-type FF2B for storing the phase lag is connected to the J. Connect to the input and multiply by n (n
J-KFF2C that connects the clock signal (an integer of ≧2) to the CP input, and "1" of J-KFF2C.
A first circuit whose input is the output and the clock signal multiplied by n.
a second gate circuit 2E which receives the "0" output of J-KFF2C and the clock signal multiplied by n, and a second gate circuit 2E which receives the output of the first gate circuit 2D, and receives the timing signal RT. The generated 2/n frequency divider 3, the output of the pulse generator 4, the first phase comparison circuit 6 which receives the output of the timing signal RT, the output of the pulse generator 4, and the timing signal RT. When the output of the second phase comparator circuit 7 and the pulse generator circuit 4 whose input is the output of the second phase comparator circuit 7 is ahead of the timing signal RT, the output of the second phase comparator circuit 7 is connected to the first R terminal, a first D type that stores the phase advance;
FF2A and a second D which connects the output of the first phase comparison circuit 6 to the second R terminal and stores the phase delay when the output of the pulse generation circuit 4 lags the timing signal RT. type FF2B, and the output of the first gate circuit 2D is connected to the first D type.
Connect to the T input of FF2A and connect it to the second gate circuit 2.
Connect the output of E to the T input of the second D-type FF2B.
次に、この発明による位相補正回路の回路図を
第４図に示す。 Next, a circuit diagram of a phase correction circuit according to the present invention is shown in FIG.
第４図の２Ａと２ＢはＤ型FF、２ＣはＪ−
KFF、２Ｄと２Ｅはゲート回路である。端子１
４〜１７はそれぞれ第３図の位相補正回路２へ出
入する接続線の端子の対応する。 2A and 2B in Figure 4 are D type FF, 2C is J-
KFF, 2D and 2E are gate circuits. Terminal 1
4 to 17 correspond to the terminals of the connection lines going in and out of the phase correction circuit 2 in FIG. 3, respectively.
信号RDが信号RTより進んでいるときは、第
３図の位相比較回路７の出力を端子１４からＤ型
FF２Ａの端子Ｒに接続し、信号RDが信号RTよ
り遅れているときは、第３図の位相比較回路６の
出力を端子１５からＤ型FF２ＢのＲ端子に接続
する。そして、クロツク発生回路１のクロツク出
力を端子１６に接続する。 When the signal RD is ahead of the signal RT, the output of the phase comparison circuit 7 in FIG. 3 is connected to the D type from the terminal 14.
When the signal RD lags behind the signal RT, the output of the phase comparison circuit 6 shown in FIG. 3 is connected from the terminal 15 to the R terminal of the D-type FF 2B. Then, the clock output of the clock generating circuit 1 is connected to the terminal 16.
Ｄ型FF２Ａの出力はＪ−KFF２ＣのＫ入力に
送られ、Ｄ型FF２Ｂの出力はＪ−KFF２ＣのＪ
入力に送られる。 The output of D type FF2A is sent to the K input of J-KFF2C, and the output of D type FF2B is sent to the J of J-KFF2C.
Sent to input.
Ｊ−KFF２ＣのCP入力には、信号RTのｎ倍
のクロツク信号が端子１６から加えられる。 A clock signal n times the signal RT is applied from terminal 16 to the CP input of J-KFF2C.
Ｊ−KFF２Ｃの「１」出力と端子１６からの
クロツク信号がゲート回路２Ｄに加えられ、Ｊ−
KFF２Ｃの「０」出力と端子１６からのクロツ
ク信号がゲート回路２Ｅに加えられる。 The "1" output of J-KFF2C and the clock signal from terminal 16 are applied to gate circuit 2D, and J-KFF2C is applied to the gate circuit 2D.
The "0" output of KFF2C and the clock signal from terminal 16 are applied to gate circuit 2E.
ゲート回路２Ｅの出力はＤ型FF２ＢのＴ入力
にリセツトタイミングを与え、ゲート回路２Ｄの
出力はＤ型FF２ＡのＴ入力にリセツトタイミン
グを与えるとともに、端子１７から第３図の２／
ｎ分周回路２に達する。 The output of the gate circuit 2E gives reset timing to the T input of the D-type FF 2B, and the output of the gate circuit 2D gives reset timing to the T input of the D-type FF 2A.
It reaches the n frequency divider circuit 2.
［作用］
次に、第４図各部の波形図を第５図と６図によ
り説明する。[Function] Next, the waveform diagram of each part in FIG. 4 will be explained with reference to FIGS. 5 and 6.
第５図は信号RDが信号RTより進んでいる場
合の波形図であり、第６図は信号RDが信号RT
より遅れている場合の波形図である。 Figure 5 is a waveform diagram when signal RD is ahead of signal RT, and Figure 6 is a waveform diagram when signal RD is ahead of signal RT.
It is a waveform diagram when it is delayed.
第５図と第６図につけられている番号は、それ
ぞれ第３図と第４図の各部につけれた信号の番号
と同じものである。 The numbers given in FIGS. 5 and 6 are the same as the signal numbers given to each part in FIGS. 3 and 4, respectively.
第５図１１は第５図１２よりも進んでおり、信
号RDが信号RTより進んでいる状態を示す。 FIG. 5 11 is ahead of FIG. 5 12 and shows a state in which the signal RD is ahead of the signal RT.
第５図１３は立上り立下り微分パルス発生回路
４の出力パルス波形であり、第５図１１の立上り
と立下りでパルスを発生する。 FIG. 5 13 shows the output pulse waveform of the rising/falling differential pulse generating circuit 4, which generates pulses at the rising and falling edges of FIG. 5 11 .
第５図１４は位相比較回路７の出力波形図であ
り、第５図１２と第５図１３のAND出力となる。 FIG. 5 14 is an output waveform diagram of the phase comparison circuit 7, which is an AND output of FIG. 5 12 and FIG. 5 13.
第５図１４は、第５図１３と同じ波形になる。 FIG. 5 14 has the same waveform as FIG. 5 13 .
第５図１５は位相比較回路６の出力波形図であ
り、第５図１２の反転出力と第５図１３のAND
出力となるので、第５図１５は「Ｌ」レベルとな
る。 FIG. 5 15 is an output waveform diagram of the phase comparator circuit 6, showing the inverted output of FIG. 5 12 and the AND of FIG. 5 13.
Since it is an output, the signal in FIG. 5 is at the "L" level.
第５図２３はＤ型FF２Ａの出力波形であり、
第５図１４の波形がＲ端子に入り、第５図１７の
波形がＴ端子に入る。第５図２３は、第５図１４
で立上り、立下つた次の第５図１７の立上りで立
上る。 Figure 5 23 shows the output waveform of the D-type FF2A,
The waveform shown in FIG. 5 14 enters the R terminal, and the waveform shown in FIG. 5 17 enters the T terminal. Figure 5 23 is Figure 5 14
It rises and falls at the next rise shown in FIG. 5, 17.
第５図２４はＤ型FF２Ｂの出力波形図であり、
第５図１５の波形がＲ端子に入り、第５図２７の
波形がＴ端子に入る。第５図２４は「Ｈ」レベル
になる。 FIG. 5 24 is an output waveform diagram of the D type FF2B,
The waveform shown in FIG. 5 15 enters the R terminal, and the waveform shown in FIG. 5 27 enters the T terminal. In FIG. 5 24, the level becomes "H".
第５図１６はクロツク発生器１の出力波形であ
る。 FIG. 5 shows the output waveform of the clock generator 1.
第５図２５はＪ−KFF２Ｃの出力波形であり、
第５図１６がCP端子に、第５図２４がＪ端子に、
第５図２３がＫ端子に入る。 Figure 5 25 is the output waveform of J-KFF2C,
Figure 5 16 is the CP terminal, Figure 5 24 is the J terminal,
23 in FIG. 5 enters the K terminal.
第５図１７はゲート回路２Ｄの出力波形であ
り、第５図１６と第５図２５のAND出力となる。 FIG. 5 17 shows the output waveform of the gate circuit 2D, which is the AND output of FIG. 5 16 and FIG. 5 25.
第５図２７はゲート回路２Ｅの出力波形であ
り、第５図２５の反転出力と第５図１６の
NAND出力となる。 FIG. 5 27 shows the output waveform of the gate circuit 2E, which shows the inverted output of FIG. 5 25 and the inverted output of FIG. 5 16.
It becomes a NAND output.
第５図アは補正前の波形であるが、第５図１７
と比較すると、第５図１７の方が一つだけ前へ進
み、補正されていることがわかる。 Figure 5A shows the waveform before correction, but Figure 5A shows the waveform before correction.
When compared with , it can be seen that FIG. 5 17 moves forward by one point and is corrected.
第３図の位相補正回路２と第４図を比較する
と、第３図の１／２分周回路２１には第４図のＪ
−KFF２Ｃとゲート回路２Ｄが対応し、第３図
の制御回路２２には第４図のＤ型FF２Ａ・２Ｂ
が対応していることが分かる。 Comparing the phase correction circuit 2 in FIG. 3 and FIG. 4, it is found that the 1/2 frequency divider circuit 21 in FIG.
-KFF2C corresponds to the gate circuit 2D, and the control circuit 22 in FIG. 3 corresponds to the D type FF2A/2B in FIG.
It can be seen that it is compatible.
第６図１１は第６図１２よりも遅れており、信
号RDが信号RTより遅れている状態を示す。 FIG. 6 11 is later than FIG. 6 12, and shows a state in which the signal RD is delayed than the signal RT.
第６図１３は第５図１３と同じであり、第６図
１４は、第６図１２と第６図１３のAND出力で
あり、「Ｌ」レベルとなる。 FIG. 6 13 is the same as FIG. 5 13, and FIG. 6 14 is the AND output of FIG. 6 12 and FIG. 6 13, and becomes the "L" level.
第６図１５は位相比較回路６の出力波形図であ
り、第６図１２の反転出力と第６図１３のAND
出力となり、第６図１３と同じ波形になる。 FIG. 6 15 is an output waveform diagram of the phase comparator circuit 6, showing the inverted output of FIG. 6 12 and the AND of FIG. 6 13.
The output becomes the same waveform as in FIG. 6, 13.
第６図２３はＤ型FF２Ａの出力波形図であり、
第６図１４の波形がＲ端子に入り、第６図１７の
波形がＴ端子に入るので、第６図２３は「Ｈ」レ
ベルになる。 FIG. 6 23 is an output waveform diagram of the D type FF2A,
Since the waveform in FIG. 614 enters the R terminal and the waveform in FIG. 617 enters the T terminal, the signal in FIG. 623 becomes "H" level.
第６図２４はＤ型FF２Ｂの出力波形図であり、
第６図１５の波形がＲ端子に入り、第６図２７の
波形がＴ端子に入る。第６図２４は、第６図１５
で立上り、立下つた次の第６図１７の立上りで立
上る。 FIG. 6 24 is an output waveform diagram of the D type FF2B,
The waveform shown in FIG. 615 enters the R terminal, and the waveform shown in FIG. 6 27 enters the T terminal. Figure 6 24 is Figure 6 15
It rises and falls at the next rise shown in FIG. 6, 17.
第６図２５はＪ−KFF２Ｃの出力波形であり、
第６図１６がCP端子に、第６図２４がＪ端子に、
第６図２３がＫ端子に入る。 Figure 6 25 is the output waveform of J-KFF2C,
Figure 6 16 is the CP terminal, Figure 6 24 is the J terminal,
23 in FIG. 6 enters the K terminal.
第６図１７はゲート回路２Ｄの出力波形であ
り、第６図１６と第６図２５のNAND出力とな
る。第６図２７はゲート回路２Ｅの出力波形であ
り、第６図２５の反転出力と第６図１６の
NAND出力となる。 FIG. 6 17 shows the output waveform of the gate circuit 2D, which is the NAND output of FIG. 6 16 and FIG. 6 25. FIG. 6 27 shows the output waveform of the gate circuit 2E, which shows the inverted output of FIG. 6 25 and the inverted output of FIG. 6 16.
It becomes a NAND output.
第６図アは補正前の波形であるが、第６図１７
と比較すると、第６図１７の方が一つだけ後へ遅
れて補正されていることがわかる。 Figure 6A shows the waveform before correction, but Figure 6A shows the waveform before correction.
When compared with , it can be seen that the correction in FIG. 6 17 is delayed by one point.
［発明の効果］
この発明によれば、信号RDに同期した信号
RTを作る場合に、位相補正回路を２個のＤ型
FF、１個のＪ−KFF及び１個のゲート回路で構
成することができるので、回路構成を簡単にする
ことができる。[Effect of the invention] According to this invention, the signal synchronized with the signal RD
When making an RT, use two D-type phase correction circuits.
Since it can be configured with an FF, one J-KFF, and one gate circuit, the circuit configuration can be simplified.
第１図は信号RDと信号RTの関係説明図、第
２図は信号RDに信号RTを同期させた状態説明
図、第３図は信号RDに信号RTを同期させるた
めの従来回路図、第４図はこの発明による実施例
の位相補正回路、第５図は信号RDが信号RTよ
り進んでいる場合の第４図各部の波形図であり、
第６図は信号RDが信号RTより遅れている場合
の第４図各部の波形図である。
１……クロツク発生回路、２……位相補正回
路、２Ａ……Ｄ型フリツプフロツプ（Ｄ型FF）、
２Ｂ……Ｄ型FF、２Ｃ……Ｊ−Ｋフリツプフロ
ツプ（Ｊ−KFF）、２Ｄ……ゲート回路、２Ｅ…
…ゲート回路、３……２／ｎ分周回路、４……立
上り立下り微分パルス発生回路、５……反転回
路、６……位相比較回路、７……位相比較回路、
２１……１／２分周回路、２２……制御回路。
Fig. 1 is an explanatory diagram of the relationship between signal RD and signal RT, Fig. 2 is an explanatory diagram of the state in which signal RT is synchronized with signal RD, Fig. 3 is a conventional circuit diagram for synchronizing signal RT with signal RD, 4 is a phase correction circuit of an embodiment according to the present invention, and FIG. 5 is a waveform diagram of each part in FIG. 4 when the signal RD is ahead of the signal RT.
FIG. 6 is a waveform diagram of each part in FIG. 4 when the signal RD lags behind the signal RT. 1...Clock generation circuit, 2...Phase correction circuit, 2A...D type flip-flop (D type FF),
2B...D-type FF, 2C...J-K flip-flop (J-KFF), 2D...gate circuit, 2E...
... gate circuit, 3 ... 2/n frequency divider circuit, 4 ... rising and falling differential pulse generation circuit, 5 ... inverting circuit, 6 ... phase comparison circuit, 7 ... phase comparison circuit,
21...1/2 frequency divider circuit, 22... control circuit.
Claims (1)
をつくり、データ信号RDを立上り立下り微分用
のパルス発生回路４に加え、パルス発生回路４の
出力と前記タイミング信号RTとの位相を位相比
較回路で比較し、前記位相の進み遅れに応じて前
記分周過程でパルスを加減し、前記タイミング信
号RTを前記データ信号RDに同期させる場合に、 前記位相の進み記憶用の第１のＤ型FF２Ａの
出力をＫ入力に接続し、前記位相の遅れ記憶用の
第２のＤ型FF２Ｂの出力をＪ入力に接続し、ｎ
倍（ｎ≧２の整数）の前記クロツク信号をCP入
力に接続するＪ−KFF２Ｃと、 Ｊ−KFF２Ｃの「１」出力とｎ倍の前記クロ
ツク信号を入力とする第１のゲート回路２Ｄと、 Ｊ−KFF２Ｃの「０」出力とｎ倍の前記クロ
ツク信号を入力とする第２のゲート回路２Ｅと、 第１のゲート回路２Ｄの出力を入力とし、前記
タイミング信号RTを発生する２／ｎ分周回路３
と、 パルス発生回路４の出力と、前記タイミング信
号RTの出力を入力とする第１の位相比較回路６
と、 パルス発生回路４の出力と、前記タイミング信
号RTの出力を入力とする第２の位相比較回路７
と、 パルス発生回路４の出力が前記タイミング信号
RTより進んでいるとき、第２の位相比較回路７
の出力を第１のＲ端子に接続し、前記位相の進み
を記憶する第１のＤ型FF２Ａと、 パルス発生回路４の出力が前記タイミング信号
RTより遅れているとき、第１の位相比較回路６
の出力を第２のＲ端子に接続し、前記位相の遅れ
を記憶する第２のＤ型FF２Ｂとを備え、 第１のゲート回路２Ｄの出力を第１のＤ型FF
２ＡにＴ入力に接続し、第２のゲート回路２Ｅの
出力を第２のＤ型FF２ＢのＴ入力に接続するこ
とを特徴とする位相補正回路。[Claims] 1. Frequency division of clock signal to generate timing signal RT
The data signal RD is added to the pulse generation circuit 4 for differentiation of rising and falling edges, and the phase of the output of the pulse generation circuit 4 and the timing signal RT is compared by a phase comparator circuit, and the phase difference is determined according to the lead/lag of the phase. When adding or subtracting pulses in the frequency division process to synchronize the timing signal RT with the data signal RD, connect the output of the first D-type FF 2A for storing the phase advance to the K input, and Connect the output of the second D-type FF2B for delayed memory to the J input, and
a J-KFF2C that connects the clock signal multiplied by (n≧2) to the CP input; a first gate circuit 2D that receives the "1" output of the J-KFF2C and the clock signal multiplied by n as input; A second gate circuit 2E receives the "0" output of J-KFF2C and the clock signal multiplied by n, and a 2/n gate circuit receives the output of the first gate circuit 2D and generates the timing signal RT. Circuit 3
and a first phase comparator circuit 6 whose inputs are the output of the pulse generation circuit 4 and the output of the timing signal RT.
and a second phase comparator circuit 7 whose inputs are the output of the pulse generation circuit 4 and the output of the timing signal RT.
and the output of the pulse generation circuit 4 is the timing signal
When it is ahead of RT, the second phase comparison circuit 7
A first D-type FF 2A whose output is connected to a first R terminal and which stores the phase advance, and an output of the pulse generation circuit 4 which is connected to the timing signal
When lagging behind RT, the first phase comparison circuit 6
The output of the first gate circuit 2D is connected to the second R terminal, and the output of the first gate circuit 2D is connected to the first D-type FF 2B, which stores the phase delay.
2A is connected to the T input, and the output of the second gate circuit 2E is connected to the T input of the second D-type FF 2B.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55128406A JPS5753159A (en) | 1980-09-16 | 1980-09-16 | Phase correcting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55128406A JPS5753159A (en) | 1980-09-16 | 1980-09-16 | Phase correcting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5753159A JPS5753159A (en) | 1982-03-30 |
| JPH0322105B2 true JPH0322105B2 (en) | 1991-03-26 |
Family
ID=14983992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55128406A Granted JPS5753159A (en) | 1980-09-16 | 1980-09-16 | Phase correcting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5753159A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58207754A (en) * | 1982-05-28 | 1983-12-03 | Fujitsu Ltd | Timing wave regenerating circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5397759A (en) * | 1977-02-07 | 1978-08-26 | Nec Corp | Phase synchronizing circuit |
| JPS5431260A (en) * | 1977-08-15 | 1979-03-08 | Nec Corp | Digital control phase synchronizing device |
| JPS5829898B2 (en) * | 1977-12-27 | 1983-06-25 | 株式会社東芝 | Digital PLL |
-
1980
- 1980-09-16 JP JP55128406A patent/JPS5753159A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5753159A (en) | 1982-03-30 |
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