JPH0322105B2 - - Google Patents
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- JPH0322105B2 JPH0322105B2 JP55128406A JP12840680A JPH0322105B2 JP H0322105 B2 JPH0322105 B2 JP H0322105B2 JP 55128406 A JP55128406 A JP 55128406A JP 12840680 A JP12840680 A JP 12840680A JP H0322105 B2 JPH0322105 B2 JP H0322105B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- signal
- phase
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、データ伝送系の測定装置におい
て、受信したデータ信号に受信装置の内部でつく
つたタイミング信号を同期させるための位相補正
回路についてのものである。
て、受信したデータ信号に受信装置の内部でつく
つたタイミング信号を同期させるための位相補正
回路についてのものである。
［従来の技術］
データ伝送系の符号誤りを見出す手段として、
従来から次のようなものが使用されている。
従来から次のようなものが使用されている。
すなわち、送信側からデータ信号RD（以下、
信号RDという。）を送り、受信側では受信した
信号RDをもとに信号RDに同期したタイミング
信号RT（以下、信号RTという。）を作る。そし
て、信号RTと信号RDを比較して、符号誤りを
見つける。
信号RDという。）を送り、受信側では受信した
信号RDをもとに信号RDに同期したタイミング
信号RT（以下、信号RTという。）を作る。そし
て、信号RTと信号RDを比較して、符号誤りを
見つける。
このような従来技術については、例えば特公昭
54−22241号公報にも記載されている。
54−22241号公報にも記載されている。
次に、信号RDと信号RTの関係を第１図によ
り説明する。
り説明する。
第１図アは受信した信号RDの波形図であり、
第１図イは信号RTの波形図である。
第１図イは信号RTの波形図である。
第１図は信号RDに信号RTを同期させようと
している状態を示す。
している状態を示す。
時間T1では、信号RTが信号RDに対し時間△
T1だけ進んでいる。この情報により位相補正回
路が動作する。
T1だけ進んでいる。この情報により位相補正回
路が動作する。
時間T2では、信号RTが信号RDに対し時間△
T2だけ遅れている。これは、位相補正回路の補
正がかかり過ぎたためである。
T2だけ遅れている。これは、位相補正回路の補
正がかかり過ぎたためである。
時間T3では、信号RTが信号RDに対し時間△
T3だけ進んでいる。これも位相補正回路の補正
がかかり過ぎたためである。
T3だけ進んでいる。これも位相補正回路の補正
がかかり過ぎたためである。
このように、位相補正回路は信号RDに対し信
号RTの進みや遅れをなくす方向に動作し、信号
RDの立上り立下りに信号RTを同期させていく。
号RTの進みや遅れをなくす方向に動作し、信号
RDの立上り立下りに信号RTを同期させていく。
なお、第１図では信号RTの周期を信号RDの
周期の２分の１にしているが、これは信号RTの
オンからオフへの変換点タイミングT10、T20、
……で信号RDと信号RTを比較し、信号RDの符
号誤りを検出するためである。
周期の２分の１にしているが、これは信号RTの
オンからオフへの変換点タイミングT10、T20、
……で信号RDと信号RTを比較し、信号RDの符
号誤りを検出するためである。
次に、第１図の信号RDに信号RTを同期させ
た状態を第２図に示す。
た状態を第２図に示す。
第２図では、信号RDの立上り立下りと信号
RTの立上りは同期し、信号RTの立下りが信号
RDの中央に一致する。
RTの立上りは同期し、信号RTの立下りが信号
RDの中央に一致する。
次に、信号RTを同期させるための従来回路図
を第３図により説明する。
を第３図により説明する。
第３図の１はクロツク発生回路、２は位相補正
回路、３は２／ｎの分周回路、４は立上り立下り
微分パルス発生回路、５は反転回路、６と７は位
相比較回路である。
回路、３は２／ｎの分周回路、４は立上り立下り
微分パルス発生回路、５は反転回路、６と７は位
相比較回路である。
位相補正回路２には、１／２分周回路２１と制
御回路２２である。
御回路２２である。
端子１１に信号RDを加えると、位相補正をさ
れた信号RTが端子１２から出ていく。この場
合、第２図のような関係になるように、端子１１
の信号RDの周期と端子１２の信号RTの周期を
調整する。この調整は、次のようにする。
れた信号RTが端子１２から出ていく。この場
合、第２図のような関係になるように、端子１１
の信号RDの周期と端子１２の信号RTの周期を
調整する。この調整は、次のようにする。
クロツク発生回路１はＴ／ｎのクロツクを発生
する。ここに、ｎは補正の細かさをきめる要素
で、数が多いほど位相補正を細かくすることがで
きる。
する。ここに、ｎは補正の細かさをきめる要素
で、数が多いほど位相補正を細かくすることがで
きる。
クロツク発生回路１の出力は、位相補正回路２
内の１／２分周回路２１で分周され、さらに、
２／ｎ分周回路３で分周されて周期Ｔの波形にな
る。
内の１／２分周回路２１で分周され、さらに、
２／ｎ分周回路３で分周されて周期Ｔの波形にな
る。
このクロツク発生回路１の出力を分周していく
過程で、端子１１の信号RDと比較し、信号RD
の立上り立下りに同期した信号RTを作つてい
く。
過程で、端子１１の信号RDと比較し、信号RD
の立上り立下りに同期した信号RTを作つてい
く。
端子１１の信号RDは、立上り立下り微分パル
ス発生回路４により、波形のオンオフ変換点でパ
ルスを発生する。このパルスと端子１２の信号
RTとを位相比較回路６，７で比較し、その比較
出力を位相補正回路２内の制御回路２２に送る。
ス発生回路４により、波形のオンオフ変換点でパ
ルスを発生する。このパルスと端子１２の信号
RTとを位相比較回路６，７で比較し、その比較
出力を位相補正回路２内の制御回路２２に送る。
この場合、端子１２の信号RTを二つに分け、
一つを反転回路５で反転して位相比較回路６へ送
り、他の一つをそのまま位相比較回路７へ送る。
一つを反転回路５で反転して位相比較回路６へ送
り、他の一つをそのまま位相比較回路７へ送る。
信号RDと信号RTの位相を比較した結果、位
相の進み遅れに応じて制御回路２２は１／２分周
回路２１へパルスを入れたり抜いたりする。この
結果、信号RTを信号RDに同期させることがで
きる。
相の進み遅れに応じて制御回路２２は１／２分周
回路２１へパルスを入れたり抜いたりする。この
結果、信号RTを信号RDに同期させることがで
きる。
［発明が解決しようとする課題］
第３図の構成から信号RDに同期した信号RT
を作れることが分かる。しかし、これらの関係を
実現するための従来の位相回路２では、構成が複
雑になるという問題がある。
を作れることが分かる。しかし、これらの関係を
実現するための従来の位相回路２では、構成が複
雑になるという問題がある。
この発明は、第３図の位相補正回路２を簡単な
回路構成で実現できるようにすることを目的と
し、２個のＤ型フリツプフロツプ（以下、Ｄ型
FFという）、１個のＪ−Ｋフリツプフロツプ（以
下、Ｊ−KFFという）及び２個のゲート回路だ
けで実現できる位相補正回路の提供を目的とす
る。
回路構成で実現できるようにすることを目的と
し、２個のＤ型フリツプフロツプ（以下、Ｄ型
FFという）、１個のＪ−Ｋフリツプフロツプ（以
下、Ｊ−KFFという）及び２個のゲート回路だ
けで実現できる位相補正回路の提供を目的とす
る。
［課題を解決するための手段］
この目的を達成するために、この発明では、ク
ロツク信号を分周してタイミング信号RTをつく
り、データ信号RDを立上り立下り微分用のパル
ス発生回路４に加え、パルス発生回路４の出力と
前記タイミング信号RTとの位相を位相比較回路
で比較し、前記位相の進み遅れに応じて前記分周
過程でパルスを加減し、前記タイミング信号RT
を前記データ信号RDに同期させる場合に、前記
位相の進み記憶用の第１のＤ型FF２Ａの出力を
Ｋ入力に接続し、前記位相の遅れ記憶用の第２の
Ｄ型FF２Ｂの出力をＪ入力に接続し、ｎ倍（ｎ
≧２の整数）の前記クロツク信号をCP入力に接
続するＪ−KFF２Ｃと、Ｊ−KFF２Ｃの「１」
出力とｎ倍の前記クロツク信号を入力とする第１
のゲート回路２Ｄと、Ｊ−KFF２Ｃの「０」出
力とｎ倍の前記クロツク信号を入力とする第２の
ゲート回路２Ｅと、第１のゲート回路２Ｄの出力
を入力とし、前記タイミング信号RTを発生する
２／ｎ分周回路３と、パルス発生回路４の出力
と、前記タイミング信号RTの出力を入力とする
第１の位相比較回路６と、パルス発生回路４の出
力と、前記タイミング信号RTの出力を入力とす
る第２の位相比較回路７と、パルス発生回路４の
出力が前記タイミング信号RTより進んでいると
き、第２位相比較回路７の出力を第１のＲ端子に
接続し、前記位相の進みを記憶する第１のＤ型
FF２Ａと、パルス発生回路４の出力が前記タイ
ミング信号RTより遅れているとき、第１の位相
比較回路６の出力を第２のＲ端子に接続し、前記
位相の遅れを記憶する第２のＤ型FF２Ｂとを備
え、第１のゲート回路２Ｄの出力を第１のＤ型
FF２ＡのＴ入力に接続し、第２のゲート回路２
Ｅの出力を第２のＤ型FF２ＢのＴ入力に接続す
る。
ロツク信号を分周してタイミング信号RTをつく
り、データ信号RDを立上り立下り微分用のパル
ス発生回路４に加え、パルス発生回路４の出力と
前記タイミング信号RTとの位相を位相比較回路
で比較し、前記位相の進み遅れに応じて前記分周
過程でパルスを加減し、前記タイミング信号RT
を前記データ信号RDに同期させる場合に、前記
位相の進み記憶用の第１のＤ型FF２Ａの出力を
Ｋ入力に接続し、前記位相の遅れ記憶用の第２の
Ｄ型FF２Ｂの出力をＪ入力に接続し、ｎ倍（ｎ
≧２の整数）の前記クロツク信号をCP入力に接
続するＪ−KFF２Ｃと、Ｊ−KFF２Ｃの「１」
出力とｎ倍の前記クロツク信号を入力とする第１
のゲート回路２Ｄと、Ｊ−KFF２Ｃの「０」出
力とｎ倍の前記クロツク信号を入力とする第２の
ゲート回路２Ｅと、第１のゲート回路２Ｄの出力
を入力とし、前記タイミング信号RTを発生する
２／ｎ分周回路３と、パルス発生回路４の出力
と、前記タイミング信号RTの出力を入力とする
第１の位相比較回路６と、パルス発生回路４の出
力と、前記タイミング信号RTの出力を入力とす
る第２の位相比較回路７と、パルス発生回路４の
出力が前記タイミング信号RTより進んでいると
き、第２位相比較回路７の出力を第１のＲ端子に
接続し、前記位相の進みを記憶する第１のＤ型
FF２Ａと、パルス発生回路４の出力が前記タイ
ミング信号RTより遅れているとき、第１の位相
比較回路６の出力を第２のＲ端子に接続し、前記
位相の遅れを記憶する第２のＤ型FF２Ｂとを備
え、第１のゲート回路２Ｄの出力を第１のＤ型
FF２ＡのＴ入力に接続し、第２のゲート回路２
Ｅの出力を第２のＤ型FF２ＢのＴ入力に接続す
る。
次に、この発明による位相補正回路の回路図を
第４図に示す。
第４図に示す。
第４図の２Ａと２ＢはＤ型FF、２ＣはＪ−
KFF、２Ｄと２Ｅはゲート回路である。端子１
４〜１７はそれぞれ第３図の位相補正回路２へ出
入する接続線の端子の対応する。
KFF、２Ｄと２Ｅはゲート回路である。端子１
４〜１７はそれぞれ第３図の位相補正回路２へ出
入する接続線の端子の対応する。
信号RDが信号RTより進んでいるときは、第
３図の位相比較回路７の出力を端子１４からＤ型
FF２Ａの端子Ｒに接続し、信号RDが信号RTよ
り遅れているときは、第３図の位相比較回路６の
出力を端子１５からＤ型FF２ＢのＲ端子に接続
する。そして、クロツク発生回路１のクロツク出
力を端子１６に接続する。
３図の位相比較回路７の出力を端子１４からＤ型
FF２Ａの端子Ｒに接続し、信号RDが信号RTよ
り遅れているときは、第３図の位相比較回路６の
出力を端子１５からＤ型FF２ＢのＲ端子に接続
する。そして、クロツク発生回路１のクロツク出
力を端子１６に接続する。
Ｄ型FF２Ａの出力はＪ−KFF２ＣのＫ入力に
送られ、Ｄ型FF２Ｂの出力はＪ−KFF２ＣのＪ
入力に送られる。
送られ、Ｄ型FF２Ｂの出力はＪ−KFF２ＣのＪ
入力に送られる。
Ｊ−KFF２ＣのCP入力には、信号RTのｎ倍
のクロツク信号が端子１６から加えられる。
のクロツク信号が端子１６から加えられる。
Ｊ−KFF２Ｃの「１」出力と端子１６からの
クロツク信号がゲート回路２Ｄに加えられ、Ｊ−
KFF２Ｃの「０」出力と端子１６からのクロツ
ク信号がゲート回路２Ｅに加えられる。
クロツク信号がゲート回路２Ｄに加えられ、Ｊ−
KFF２Ｃの「０」出力と端子１６からのクロツ
ク信号がゲート回路２Ｅに加えられる。
ゲート回路２Ｅの出力はＤ型FF２ＢのＴ入力
にリセツトタイミングを与え、ゲート回路２Ｄの
出力はＤ型FF２ＡのＴ入力にリセツトタイミン
グを与えるとともに、端子１７から第３図の２／
ｎ分周回路２に達する。
にリセツトタイミングを与え、ゲート回路２Ｄの
出力はＤ型FF２ＡのＴ入力にリセツトタイミン
グを与えるとともに、端子１７から第３図の２／
ｎ分周回路２に達する。
［作用］
次に、第４図各部の波形図を第５図と６図によ
り説明する。
り説明する。
第５図は信号RDが信号RTより進んでいる場
合の波形図であり、第６図は信号RDが信号RT
より遅れている場合の波形図である。
合の波形図であり、第６図は信号RDが信号RT
より遅れている場合の波形図である。
第５図と第６図につけられている番号は、それ
ぞれ第３図と第４図の各部につけれた信号の番号
と同じものである。
ぞれ第３図と第４図の各部につけれた信号の番号
と同じものである。
第５図１１は第５図１２よりも進んでおり、信
号RDが信号RTより進んでいる状態を示す。
号RDが信号RTより進んでいる状態を示す。
第５図１３は立上り立下り微分パルス発生回路
４の出力パルス波形であり、第５図１１の立上り
と立下りでパルスを発生する。
４の出力パルス波形であり、第５図１１の立上り
と立下りでパルスを発生する。
第５図１４は位相比較回路７の出力波形図であ
り、第５図１２と第５図１３のAND出力となる。
り、第５図１２と第５図１３のAND出力となる。
第５図１４は、第５図１３と同じ波形になる。
第５図１５は位相比較回路６の出力波形図であ
り、第５図１２の反転出力と第５図１３のAND
出力となるので、第５図１５は「Ｌ」レベルとな
る。
り、第５図１２の反転出力と第５図１３のAND
出力となるので、第５図１５は「Ｌ」レベルとな
る。
第５図２３はＤ型FF２Ａの出力波形であり、
第５図１４の波形がＲ端子に入り、第５図１７の
波形がＴ端子に入る。第５図２３は、第５図１４
で立上り、立下つた次の第５図１７の立上りで立
上る。
第５図１４の波形がＲ端子に入り、第５図１７の
波形がＴ端子に入る。第５図２３は、第５図１４
で立上り、立下つた次の第５図１７の立上りで立
上る。
第５図２４はＤ型FF２Ｂの出力波形図であり、
第５図１５の波形がＲ端子に入り、第５図２７の
波形がＴ端子に入る。第５図２４は「Ｈ」レベル
になる。
第５図１５の波形がＲ端子に入り、第５図２７の
波形がＴ端子に入る。第５図２４は「Ｈ」レベル
になる。
第５図１６はクロツク発生器１の出力波形であ
る。
る。
第５図２５はＪ−KFF２Ｃの出力波形であり、
第５図１６がCP端子に、第５図２４がＪ端子に、
第５図２３がＫ端子に入る。
第５図１６がCP端子に、第５図２４がＪ端子に、
第５図２３がＫ端子に入る。
第５図１７はゲート回路２Ｄの出力波形であ
り、第５図１６と第５図２５のAND出力となる。
り、第５図１６と第５図２５のAND出力となる。
第５図２７はゲート回路２Ｅの出力波形であ
り、第５図２５の反転出力と第５図１６の
NAND出力となる。
り、第５図２５の反転出力と第５図１６の
NAND出力となる。
第５図アは補正前の波形であるが、第５図１７
と比較すると、第５図１７の方が一つだけ前へ進
み、補正されていることがわかる。
と比較すると、第５図１７の方が一つだけ前へ進
み、補正されていることがわかる。
第３図の位相補正回路２と第４図を比較する
と、第３図の１／２分周回路２１には第４図のＪ
−KFF２Ｃとゲート回路２Ｄが対応し、第３図
の制御回路２２には第４図のＤ型FF２Ａ・２Ｂ
が対応していることが分かる。
と、第３図の１／２分周回路２１には第４図のＪ
−KFF２Ｃとゲート回路２Ｄが対応し、第３図
の制御回路２２には第４図のＤ型FF２Ａ・２Ｂ
が対応していることが分かる。
第６図１１は第６図１２よりも遅れており、信
号RDが信号RTより遅れている状態を示す。
号RDが信号RTより遅れている状態を示す。
第６図１３は第５図１３と同じであり、第６図
１４は、第６図１２と第６図１３のAND出力で
あり、「Ｌ」レベルとなる。
１４は、第６図１２と第６図１３のAND出力で
あり、「Ｌ」レベルとなる。
第６図１５は位相比較回路６の出力波形図であ
り、第６図１２の反転出力と第６図１３のAND
出力となり、第６図１３と同じ波形になる。
り、第６図１２の反転出力と第６図１３のAND
出力となり、第６図１３と同じ波形になる。
第６図２３はＤ型FF２Ａの出力波形図であり、
第６図１４の波形がＲ端子に入り、第６図１７の
波形がＴ端子に入るので、第６図２３は「Ｈ」レ
ベルになる。
第６図１４の波形がＲ端子に入り、第６図１７の
波形がＴ端子に入るので、第６図２３は「Ｈ」レ
ベルになる。
第６図２４はＤ型FF２Ｂの出力波形図であり、
第６図１５の波形がＲ端子に入り、第６図２７の
波形がＴ端子に入る。第６図２４は、第６図１５
で立上り、立下つた次の第６図１７の立上りで立
上る。
第６図１５の波形がＲ端子に入り、第６図２７の
波形がＴ端子に入る。第６図２４は、第６図１５
で立上り、立下つた次の第６図１７の立上りで立
上る。
第６図２５はＪ−KFF２Ｃの出力波形であり、
第６図１６がCP端子に、第６図２４がＪ端子に、
第６図２３がＫ端子に入る。
第６図１６がCP端子に、第６図２４がＪ端子に、
第６図２３がＫ端子に入る。
第６図１７はゲート回路２Ｄの出力波形であ
り、第６図１６と第６図２５のNAND出力とな
る。第６図２７はゲート回路２Ｅの出力波形であ
り、第６図２５の反転出力と第６図１６の
NAND出力となる。
り、第６図１６と第６図２５のNAND出力とな
る。第６図２７はゲート回路２Ｅの出力波形であ
り、第６図２５の反転出力と第６図１６の
NAND出力となる。
第６図アは補正前の波形であるが、第６図１７
と比較すると、第６図１７の方が一つだけ後へ遅
れて補正されていることがわかる。
と比較すると、第６図１７の方が一つだけ後へ遅
れて補正されていることがわかる。
［発明の効果］
この発明によれば、信号RDに同期した信号
RTを作る場合に、位相補正回路を２個のＤ型
FF、１個のＪ−KFF及び１個のゲート回路で構
成することができるので、回路構成を簡単にする
ことができる。
RTを作る場合に、位相補正回路を２個のＤ型
FF、１個のＪ−KFF及び１個のゲート回路で構
成することができるので、回路構成を簡単にする
ことができる。
第１図は信号RDと信号RTの関係説明図、第
２図は信号RDに信号RTを同期させた状態説明
図、第３図は信号RDに信号RTを同期させるた
めの従来回路図、第４図はこの発明による実施例
の位相補正回路、第５図は信号RDが信号RTよ
り進んでいる場合の第４図各部の波形図であり、
第６図は信号RDが信号RTより遅れている場合
の第４図各部の波形図である。 １……クロツク発生回路、２……位相補正回
路、２Ａ……Ｄ型フリツプフロツプ（Ｄ型FF）、
２Ｂ……Ｄ型FF、２Ｃ……Ｊ−Ｋフリツプフロ
ツプ（Ｊ−KFF）、２Ｄ……ゲート回路、２Ｅ…
…ゲート回路、３……２／ｎ分周回路、４……立
上り立下り微分パルス発生回路、５……反転回
路、６……位相比較回路、７……位相比較回路、
２１……１／２分周回路、２２……制御回路。
２図は信号RDに信号RTを同期させた状態説明
図、第３図は信号RDに信号RTを同期させるた
めの従来回路図、第４図はこの発明による実施例
の位相補正回路、第５図は信号RDが信号RTよ
り進んでいる場合の第４図各部の波形図であり、
第６図は信号RDが信号RTより遅れている場合
の第４図各部の波形図である。 １……クロツク発生回路、２……位相補正回
路、２Ａ……Ｄ型フリツプフロツプ（Ｄ型FF）、
２Ｂ……Ｄ型FF、２Ｃ……Ｊ−Ｋフリツプフロ
ツプ（Ｊ−KFF）、２Ｄ……ゲート回路、２Ｅ…
…ゲート回路、３……２／ｎ分周回路、４……立
上り立下り微分パルス発生回路、５……反転回
路、６……位相比較回路、７……位相比較回路、
２１……１／２分周回路、２２……制御回路。
Claims (1)
- 【特許請求の範囲】 １ クロツク信号を分周してタイミング信号RT
をつくり、データ信号RDを立上り立下り微分用
のパルス発生回路４に加え、パルス発生回路４の
出力と前記タイミング信号RTとの位相を位相比
較回路で比較し、前記位相の進み遅れに応じて前
記分周過程でパルスを加減し、前記タイミング信
号RTを前記データ信号RDに同期させる場合に、 前記位相の進み記憶用の第１のＤ型FF２Ａの
出力をＫ入力に接続し、前記位相の遅れ記憶用の
第２のＤ型FF２Ｂの出力をＪ入力に接続し、ｎ
倍（ｎ≧２の整数）の前記クロツク信号をCP入
力に接続するＪ−KFF２Ｃと、 Ｊ−KFF２Ｃの「１」出力とｎ倍の前記クロ
ツク信号を入力とする第１のゲート回路２Ｄと、 Ｊ−KFF２Ｃの「０」出力とｎ倍の前記クロ
ツク信号を入力とする第２のゲート回路２Ｅと、 第１のゲート回路２Ｄの出力を入力とし、前記
タイミング信号RTを発生する２／ｎ分周回路３
と、 パルス発生回路４の出力と、前記タイミング信
号RTの出力を入力とする第１の位相比較回路６
と、 パルス発生回路４の出力と、前記タイミング信
号RTの出力を入力とする第２の位相比較回路７
と、 パルス発生回路４の出力が前記タイミング信号
RTより進んでいるとき、第２の位相比較回路７
の出力を第１のＲ端子に接続し、前記位相の進み
を記憶する第１のＤ型FF２Ａと、 パルス発生回路４の出力が前記タイミング信号
RTより遅れているとき、第１の位相比較回路６
の出力を第２のＲ端子に接続し、前記位相の遅れ
を記憶する第２のＤ型FF２Ｂとを備え、 第１のゲート回路２Ｄの出力を第１のＤ型FF
２ＡにＴ入力に接続し、第２のゲート回路２Ｅの
出力を第２のＤ型FF２ＢのＴ入力に接続するこ
とを特徴とする位相補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55128406A JPS5753159A (en) | 1980-09-16 | 1980-09-16 | Phase correcting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55128406A JPS5753159A (en) | 1980-09-16 | 1980-09-16 | Phase correcting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5753159A JPS5753159A (en) | 1982-03-30 |
| JPH0322105B2 true JPH0322105B2 (ja) | 1991-03-26 |
Family
ID=14983992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55128406A Granted JPS5753159A (en) | 1980-09-16 | 1980-09-16 | Phase correcting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5753159A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58207754A (ja) * | 1982-05-28 | 1983-12-03 | Fujitsu Ltd | タイミング波再生回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5397759A (en) * | 1977-02-07 | 1978-08-26 | Nec Corp | Phase synchronizing circuit |
| JPS5431260A (en) * | 1977-08-15 | 1979-03-08 | Nec Corp | Digital control phase synchronizing device |
| JPS5829898B2 (ja) * | 1977-12-27 | 1983-06-25 | 株式会社東芝 | デイジタルｐｌｌ |
-
1980
- 1980-09-16 JP JP55128406A patent/JPS5753159A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5753159A (en) | 1982-03-30 |
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