JPH0322107B2 - - Google Patents
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- JPH0322107B2 JPH0322107B2 JP2567382A JP2567382A JPH0322107B2 JP H0322107 B2 JPH0322107 B2 JP H0322107B2 JP 2567382 A JP2567382 A JP 2567382A JP 2567382 A JP2567382 A JP 2567382A JP H0322107 B2 JPH0322107 B2 JP H0322107B2
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- JP
- Japan
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- frequency
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- 230000010355 oscillation Effects 0.000 claims description 5
- 238000004891 communication Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- 238000012545 processing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J1/00—Details of adjusting, driving, indicating, or mechanical control arrangements for resonant circuits in general
- H03J1/02—Indicating arrangements
- H03J1/04—Indicating arrangements with optical indicating means
- H03J1/045—Indication of the tuning band, the bandwidth, tone control, the channel number, the frequency, or the like
- H03J1/047—Indication of the tuning band, the bandwidth, tone control, the channel number, the frequency, or the like using electronic means, e.g. LED's
- H03J1/048—Indication of the tuning band, the bandwidth, tone control, the channel number, the frequency, or the like using electronic means, e.g. LED's with digital indication
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Transceivers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は周波数設定にCPU（Central
Processing Unit）を使用する無線通信機におい
て、周波数オフセツト調整を行なう回路に関する
ものである。
Processing Unit）を使用する無線通信機におい
て、周波数オフセツト調整を行なう回路に関する
ものである。
従来のCPUを利用する無線通信機の回路構成
の一例を挙げれば、第１図のようにCPU１０の
周波数レジスタ１１に同調器１から割込みパルス
とＵ／Ｄ信号を入力し、周波数レジスタ１１の出
力で、無線通信機の運用周波数を決定するPLL
（Phase Locked Loop）制御の局部発振器２の
周波数を制御し、またデイジタル周波数表示器３
に運用周波数を表示するが、通常周波数レジスタ
出力データと表示周波数は一致しないから、中間
周波数等の構成により定まる補正数を加減するプ
リセツト加減算器１２を通して表示器に供給する
構成がある。
の一例を挙げれば、第１図のようにCPU１０の
周波数レジスタ１１に同調器１から割込みパルス
とＵ／Ｄ信号を入力し、周波数レジスタ１１の出
力で、無線通信機の運用周波数を決定するPLL
（Phase Locked Loop）制御の局部発振器２の
周波数を制御し、またデイジタル周波数表示器３
に運用周波数を表示するが、通常周波数レジスタ
出力データと表示周波数は一致しないから、中間
周波数等の構成により定まる補正数を加減するプ
リセツト加減算器１２を通して表示器に供給する
構成がある。
この方法で送信と受信の周波数を若干ずらして
運用する、いわゆる周波数オフセツト調整（この
調整器のことをアマチユア無線機ではクラリフア
イアやRITと呼んでいる）を行うのには、前記
PLL制御局部発振回路内の基準発振器や局部発
振器（いずれも水晶制御発振器）の発振水晶と並
列または直列に可変容量ダイオード２Ａを入れ、
これに加える逆電圧を変えて発振周波数を変える
方法がある。このオフセツト制御電圧回路はオフ
セツトスイツチ４がONの際は電圧可変のオフセ
ツト調整器５に接がり、オフセツトスイツチ４が
OFFの際は固定電圧回路６に接がる。その他に
送信時と受信時のONとOFFを逆転させる回転が
付加される場合もあるが、図には省略してある。
運用する、いわゆる周波数オフセツト調整（この
調整器のことをアマチユア無線機ではクラリフア
イアやRITと呼んでいる）を行うのには、前記
PLL制御局部発振回路内の基準発振器や局部発
振器（いずれも水晶制御発振器）の発振水晶と並
列または直列に可変容量ダイオード２Ａを入れ、
これに加える逆電圧を変えて発振周波数を変える
方法がある。このオフセツト制御電圧回路はオフ
セツトスイツチ４がONの際は電圧可変のオフセ
ツト調整器５に接がり、オフセツトスイツチ４が
OFFの際は固定電圧回路６に接がる。その他に
送信時と受信時のONとOFFを逆転させる回転が
付加される場合もあるが、図には省略してある。
上記方法により比較的容易に周波数オフセツト
は出来るが、周波数表示の方法は変化しないか
ら、実周波数と表示周波数が一致しなくなるし、
オフセツト調整器５の調整量と周波数のオフセツ
ト量との関係も正確には比例しないから、周波数
のオフセツト量が不確実であるという不利があ
る。
は出来るが、周波数表示の方法は変化しないか
ら、実周波数と表示周波数が一致しなくなるし、
オフセツト調整器５の調整量と周波数のオフセツ
ト量との関係も正確には比例しないから、周波数
のオフセツト量が不確実であるという不利があ
る。
本発明は無線通信機のデジタル周波数表示方式
において、オフセツト調整時の実周波数と表示周
波数を一致させオフセツト調整を簡単かつ正確に
調整できる回路の提供を目的とする。
において、オフセツト調整時の実周波数と表示周
波数を一致させオフセツト調整を簡単かつ正確に
調整できる回路の提供を目的とする。
周波数データを保持する周波数レジスタと、周
波数レジスタの出力を切換器で直通路と周波数オ
フセツト加減算器を接続したオフセツト選択手段
と、該オフセツト選択手段の出力側をPLL発振
器並びにプリセツト加減算器とに接続した発振周
波数制御回路において、前記周波数オフセツト加
減算器に、パルス信号を出力する演算ユニツトと
第１のカウンタとから成る計数手段の第１のカウ
ンタ計数値が供給されるよう接続され、更に、演
算ユニツトと第２のカウンタと、その出力をＤ／
Ａ変換回路で変換した電圧とオフセツト調整器で
調整したオフセツト電圧とを比較器で比較し、一
致すると一致検出信号を前記演算ユニツトに出力
してパルス出力を停止させ、第１および第２のカ
ウンタの計測を中止させる計数制御手段とからな
るオフセツト設定手段を有する、周波数オフセツ
ト回路である。
波数レジスタの出力を切換器で直通路と周波数オ
フセツト加減算器を接続したオフセツト選択手段
と、該オフセツト選択手段の出力側をPLL発振
器並びにプリセツト加減算器とに接続した発振周
波数制御回路において、前記周波数オフセツト加
減算器に、パルス信号を出力する演算ユニツトと
第１のカウンタとから成る計数手段の第１のカウ
ンタ計数値が供給されるよう接続され、更に、演
算ユニツトと第２のカウンタと、その出力をＤ／
Ａ変換回路で変換した電圧とオフセツト調整器で
調整したオフセツト電圧とを比較器で比較し、一
致すると一致検出信号を前記演算ユニツトに出力
してパルス出力を停止させ、第１および第２のカ
ウンタの計測を中止させる計数制御手段とからな
るオフセツト設定手段を有する、周波数オフセツ
ト回路である。
第２図は本発明の一実施例を示すオフセツト回
路のブロツク図であつて、第２図により説明す
る。CPU１０の周波数レジスタ１１に同調器１
から割込パルスとＵ／Ｄ信号を入力し、周波数レ
ジスタ１１の出力がオフセツト選択器７が制御す
るスイツチ１３，１４によつて直通路を選択する
と周波数レジスタ１１の出力はPLL発振器２と
プリセツト加減算器１２に供給され、プリセツト
加減算器１２では中間周波数分補正して周波数表
示器３に加える。この回路は従来技術の第１図と
同様である。
路のブロツク図であつて、第２図により説明す
る。CPU１０の周波数レジスタ１１に同調器１
から割込パルスとＵ／Ｄ信号を入力し、周波数レ
ジスタ１１の出力がオフセツト選択器７が制御す
るスイツチ１３，１４によつて直通路を選択する
と周波数レジスタ１１の出力はPLL発振器２と
プリセツト加減算器１２に供給され、プリセツト
加減算器１２では中間周波数分補正して周波数表
示器３に加える。この回路は従来技術の第１図と
同様である。
次にオフセツト選択器７によりスイツチ１３，
１４をオフセツト側に切替えると、周波数レジス
タ１１の出力回路にオフセツト加減算器１５が挿
入されて、周波数シフト量に等しいデジタルデー
タが周波数レジスタ１１の出力に加減されて
PLL発振器２とプリセツト加減算器１２を介し
て周波数表示器３に供給される。上記周波数シフ
ト量のデジタルデータはＮビツトの第１のカウン
タ１６（ビツト数は所要周波数精度により定ま
る）の出力であつて、CPU１０の演算ユニツト
１７よりのリセツトパルスでクロツクパルスの読
み込みを開始し、クロツクの停止した状態のデー
タを保持している。同時にリセツトパルスとクロ
ツクパルスはＮビツトの第２のカウンタ８にも加
えられ、その出力はＤ／Ａ変換回路９によりアナ
ログ電圧に変換されて比較器２０の一方の入力端
子に加えられる。また比較器２０の他の入力端子
には比較用の基準電圧としてオフセツト調整器５
で調整されたオフセツト電圧が供給されて比較さ
れる。
１４をオフセツト側に切替えると、周波数レジス
タ１１の出力回路にオフセツト加減算器１５が挿
入されて、周波数シフト量に等しいデジタルデー
タが周波数レジスタ１１の出力に加減されて
PLL発振器２とプリセツト加減算器１２を介し
て周波数表示器３に供給される。上記周波数シフ
ト量のデジタルデータはＮビツトの第１のカウン
タ１６（ビツト数は所要周波数精度により定ま
る）の出力であつて、CPU１０の演算ユニツト
１７よりのリセツトパルスでクロツクパルスの読
み込みを開始し、クロツクの停止した状態のデー
タを保持している。同時にリセツトパルスとクロ
ツクパルスはＮビツトの第２のカウンタ８にも加
えられ、その出力はＤ／Ａ変換回路９によりアナ
ログ電圧に変換されて比較器２０の一方の入力端
子に加えられる。また比較器２０の他の入力端子
には比較用の基準電圧としてオフセツト調整器５
で調整されたオフセツト電圧が供給されて比較さ
れる。
比較器２０の出力はCPU１０の演算ユニツト
１７のロツク信号端子に接続されている。比較器
２０の２つの入力端子に供給された両電圧が一致
すると、一致検出出力が演算ユニツト１７をロツ
クしてクロツクパルスの出力を停止させる。これ
によつて第１のカウンタ１６も第２のカウンタ８
も計測を停止する。第１のカウンタ１６と第２カ
ウンタ８のデータは固定保持される。第１のカウ
ンタ１６のデータは周波数オフセツト加減算器１
５に接続されており、第１のカウンタ１６のデー
タがオフセツトデータとして周波数オフセツト加
減算器１５に設定される。
１７のロツク信号端子に接続されている。比較器
２０の２つの入力端子に供給された両電圧が一致
すると、一致検出出力が演算ユニツト１７をロツ
クしてクロツクパルスの出力を停止させる。これ
によつて第１のカウンタ１６も第２のカウンタ８
も計測を停止する。第１のカウンタ１６と第２カ
ウンタ８のデータは固定保持される。第１のカウ
ンタ１６のデータは周波数オフセツト加減算器１
５に接続されており、第１のカウンタ１６のデー
タがオフセツトデータとして周波数オフセツト加
減算器１５に設定される。
第２図の回路ではオフセツトのオン・オフ切換
器１３，１４がオンの時オフセツト周波数設定回
路の選択であり、周波数オフセツト加減算器１５
に設定されたオフセツトデータにより周波数レジ
スタ１１出力の周波数データをオフセツトする。
またオン・オフ切換器１３，１４がオフの場合は
直通路側であつて周波数レジスタ１１の周波数デ
ータを直接PLL発振器２及びプリセツト加減算
器１２に供給する。
器１３，１４がオンの時オフセツト周波数設定回
路の選択であり、周波数オフセツト加減算器１５
に設定されたオフセツトデータにより周波数レジ
スタ１１出力の周波数データをオフセツトする。
またオン・オフ切換器１３，１４がオフの場合は
直通路側であつて周波数レジスタ１１の周波数デ
ータを直接PLL発振器２及びプリセツト加減算
器１２に供給する。
本発明は上記の如く周波数レジスタの周波数デ
ータにオフセツト周波数データを加減算する回路
を設けたことによつて、周波数表示に表示する運
用周波数に変換するプリセツト加減算器にはオフ
セツトされた周波数が入力されるので、運用周波
数と表示周波数が同じになりPLL発振回路に特
別に細工をする必要もないので周波数の安定度も
優れているという効果がある。
ータにオフセツト周波数データを加減算する回路
を設けたことによつて、周波数表示に表示する運
用周波数に変換するプリセツト加減算器にはオフ
セツトされた周波数が入力されるので、運用周波
数と表示周波数が同じになりPLL発振回路に特
別に細工をする必要もないので周波数の安定度も
優れているという効果がある。
第１図は周波数制御にCPUを使用する従来回
路のブロツク図、第２図は本発明の一実施例を示
す周波数オフセツト回路のブロツク図で、第３図
はそのフローチヤートである。 １…同調器、２…PLL発振器、３…周波数表
示器、４…オフセツトスイツチ、５…オフセツト
調整器、８…第２のカウンタ、９…Ｄ／Ａ変換回
路、１０…CPU、１１…周波数レジスタ、１２
…プリセツト加減算器、１３，１４…切換器、１
５…オフセツト加減算器、１６…第１のカウン
タ、１７…演算ユニツト、２０…比較器。
路のブロツク図、第２図は本発明の一実施例を示
す周波数オフセツト回路のブロツク図で、第３図
はそのフローチヤートである。 １…同調器、２…PLL発振器、３…周波数表
示器、４…オフセツトスイツチ、５…オフセツト
調整器、８…第２のカウンタ、９…Ｄ／Ａ変換回
路、１０…CPU、１１…周波数レジスタ、１２
…プリセツト加減算器、１３，１４…切換器、１
５…オフセツト加減算器、１６…第１のカウン
タ、１７…演算ユニツト、２０…比較器。
Claims (1)
- １ 周波数データを保持する周波数レジスタと、
該周波数レジスタの出力を直通路か周波数オフセ
ツト加減算器を介して出力するオフセツト選択手
段と、該オフセツト選択手段の出力をPLL発振
器並びに表示器に表示する運用周波数に変換する
プリセツト加減算器に接続表示する回路からなる
発振周波数制御回路において、パルス信号を出力
する演算ユニツトと、該パルス信号を計数する第
１と第２の計数手段と、第２の計数手段の出力を
アナログ信号に変換するＤ／Ａ変換器と、該Ｄ／
Ａ変換器出力とオフセツト設定値と比較する比較
器を有し、該比較器の出力を該演算ユニツトに出
力し、該比較器の出力でパルス出力を停止させ、
このときの第１計数手段の出力を周波数オフセツ
ト加減算器に設定して周波数データをオフセツト
することを特徴とする周波数オフセツト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2567382A JPS58143633A (ja) | 1982-02-19 | 1982-02-19 | 周波数オフセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2567382A JPS58143633A (ja) | 1982-02-19 | 1982-02-19 | 周波数オフセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58143633A JPS58143633A (ja) | 1983-08-26 |
| JPH0322107B2 true JPH0322107B2 (ja) | 1991-03-26 |
Family
ID=12172299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2567382A Granted JPS58143633A (ja) | 1982-02-19 | 1982-02-19 | 周波数オフセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58143633A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63296413A (ja) * | 1987-05-27 | 1988-12-02 | Aikomu Kk | オフセツタブルデジタルスイツチ |
-
1982
- 1982-02-19 JP JP2567382A patent/JPS58143633A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58143633A (ja) | 1983-08-26 |
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