JPH0322136A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH0322136A JPH0322136A JP1157762A JP15776289A JPH0322136A JP H0322136 A JPH0322136 A JP H0322136A JP 1157762 A JP1157762 A JP 1157762A JP 15776289 A JP15776289 A JP 15776289A JP H0322136 A JPH0322136 A JP H0322136A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明（友 先行制御方式による命令の実行処理を高速
に行うようにしたマイクロプロセッサに関するものであ
も 従来の技術 従来の装置としては 例えば特開昭６３−１９７２３２
号公報に示されていも 第２図はこの従来のマイクロプ
ロセッサの構或図を示すものであり、 １１はマイクロ
プロセッサであり、マクロ命令の一時的格納及び命令フ
ェッチ要求を行なう命令フェッチ部２と、マクロ命令の
デコード処理を行なう命令解読部３と、デコードされた
命令を処理する命令実行部４と、外部デーダバス１００
を制御するバス制御部５、及びフリップフロップ回路６
１， アンドゲート７を有していも命令フェッチ部
２はその内部にマクロ命令を一時的に格納するバッファ
２ｌをも叡 バッファ２１は内部データバス２０１が１
度に転送できるデータ量のＮ倍の記憶容量をも板 内部
データバス２０１が１度に転送できるデータ量以上の空
がバッファ２ｌに生じるとマクロ命令のフェッチ要求を
信号線５００を介して行う。
に行うようにしたマイクロプロセッサに関するものであ
も 従来の技術 従来の装置としては 例えば特開昭６３−１９７２３２
号公報に示されていも 第２図はこの従来のマイクロプ
ロセッサの構或図を示すものであり、 １１はマイクロ
プロセッサであり、マクロ命令の一時的格納及び命令フ
ェッチ要求を行なう命令フェッチ部２と、マクロ命令の
デコード処理を行なう命令解読部３と、デコードされた
命令を処理する命令実行部４と、外部デーダバス１００
を制御するバス制御部５、及びフリップフロップ回路６
１， アンドゲート７を有していも命令フェッチ部
２はその内部にマクロ命令を一時的に格納するバッファ
２ｌをも叡 バッファ２１は内部データバス２０１が１
度に転送できるデータ量のＮ倍の記憶容量をも板 内部
データバス２０１が１度に転送できるデータ量以上の空
がバッファ２ｌに生じるとマクロ命令のフェッチ要求を
信号線５００を介して行う。
命令解読部３はバッファ２１より順次マクロ命令を読み
出し デコードを行なＬ＼ 内部データパス４００を介
してデコードされたマクロ命令を命令実行部４へ供給す
も 命令実行部４はデコードされたマクロ命令より命令処理
を行なｔ＼ 命令処理に伴って外部データバス１００が
使用される場合に（よ 外部データバス１００の使用要
求を信号線７００を介してバス制御部５へ伝える。
出し デコードを行なＬ＼ 内部データパス４００を介
してデコードされたマクロ命令を命令実行部４へ供給す
も 命令実行部４はデコードされたマクロ命令より命令処理
を行なｔ＼ 命令処理に伴って外部データバス１００が
使用される場合に（よ 外部データバス１００の使用要
求を信号線７００を介してバス制御部５へ伝える。
バス制御部５では信号線８００を介してマクロ命令のフ
ェッチ要求がある場合にはマクロ命令を外部データパス
１００を介して外部記憶装置よりフェッチレ フェッチ
したマクロ命令を内部データバス２０１を介して命令フ
ェッチ部２に転送されも また命令フェッチ部２と命令
実行部４とから同時に外部データパス１００の使用要求
が行なわれえた場合には予め設定された優先順位に従っ
てこれらの要求を調停すも この外部データバス１００
の使用優先順位（よ 命令処理速度を高速にするために
通常命令実行に伴う外部データバス１００の使用優先
順位がマクロ命令フェッチのそれより高いのが一般的で
あん しかし これらは同時に要求があった場合であり
、優先順位の高い命令実行の伴なう外部データバス１０
０の使用要求があってＬ すでに外部データバス１００
がマクロ命令フェッチのために使用されている場合に（
よ 命令実行に伴なう外部データパス１００の使用（友
優先順位の低いマクロ命令のフェッチによる外部デー
タバス１００の使用が終了するまで待たされることにな
ん このように構或された従来のマイクロプロセッサにおい
て命令解読部３でデコードされた命令が無条件に分岐を
伴なう命令でない場合にはフリップフロップ回路６ｌは
セットされて゜ １′ となり、信号線６００がｌ
Ｉ＋ となり、アンドゲート７の一方の人力となん こ
の時、バッファ２１に内部データパス２０１がｌ度に転
送できるデータ量以上の空があるとマクロ命令フェッチ
要求を出し信号線５００を゛ ｌ゜にすも これがアン
ドゲート７の他方の人力となり、その出力も′ １′と
なり、外部記憶装置に対する命令フェッチ要求が信号線
８００を介してバス制御部５に与えられ 命令フェッチ
要求が受付けられると外部データバス１００を介してマ
クロ命令がフェッチされ 内部データパス２０１を介し
てバッファ２ｌに格納されも 次に命令解読部３でデコードされた命令が無条件に分岐
を伴なう命令、つまり後続のマクロ命令のフェッチが無
効である場合にはフリップフロップ回路６ｌはリセット
されてｌｏｔ となん このような時にバッファ２ｌ
に空が生じて、信号線５００が゜ ビ となった場合で
もアンドゲート７の出力は０であり、命令フェッチ部２
の命令フェッチ要求はバス制御部５まで伝わらなく、命
令フェッチは行われな鶏 そのた△ 不要な命令フェッチが行われ哄 バスの使用
効率が上り、処理速度が向上すも発明が解決しようとす
る課題 しかしながら上記のような構威では外部記憶装置へのマ
クロ命令のフェッチを禁止すると命令フェッチ部内のバ
ッファへのマクロ命令の供給カ停止してしまｔ，Ｘ．命
令フェッチ部の機能が停止してしまう。そのたべ 後続
の命令フェッチが無効であり、命令フェッチ部内のバッ
ファをクリアする場合、つまり無条件に分岐を行う命令
の場合しか命令フェッチ要求を禁止することができない
という問題点を有していた 本発明はかかる点に鑑へ 外部記憶装置への命令フェッ
チを抑制しても命令のフェッチ部の機能が停止しないこ
とを可能とするマイクロプロセッサを提供することを目
的とすも 課題を解決するための手段 （１）本発明１よ 先行制御によってマクロ命令の実行
が行われるマイクロプロセッサにして、複数のマクロ命
令を一時的に格納保持し マクロ命令の格納が可能な状
態になると第一の命令フェッチ要求行なう命令フェッチ
装置と、前記命令フェッチ装置に格納されたマクロ命令
を順次読出し解読し マクロ命令の実行を制御する命令
解読装置と、マクロ命令をマイクロプロセッサの内部に
記憶し 前記命令フェッチ装置からの第一の命令フェッ
チ要求に従い、 要求されたマクロ命令が内部に記憶さ
れる場合には命令フェッチ装置に転送し 要求されたマ
クロ命令が記憶されない場合には第二のフェッチ要求を
行なう内部記憶装置と、前記命令解読装置がある特定の
マクロ命令を解読した場合には前記内部記憶装置からの
第二の命令フェッチ要求を抑制し 第三の命令フェッチ
要求として出力するフェッチ抑制装置と、前記フェッチ
抑制装置からの第三の命令フェッチ要求を受Ｃナ、マイ
クロプロセッサと外部記憶装置との間のマクロ命令の転
送を制御するバス制御装置とを備えたことを特徴とする
マイクロプロセッサであもまた他の発明は前記マイクロ
プロセッサにおいて、命令解読装置によって解読された
マクロ命令が無条件分岐命令あるいは条件分岐命令であ
る場合に外部記憶装置へのマクロ命令のフェッチ要求を
抑制するものであも さらに他の発明は前記マイクロプロセッサにおいて、命
令解読装置によって解読されたマクロ命令がｌマクロ命
令中に前記外部記憶装置に対しての数回のデータの読出
要求あるいはデータの書込要求を行うマクロ命令の場合
に外部記憶装置へのマクロ命令のフェッチ要求を抑制す
るものであも作 用 本発明は前記した手段により、外部記憶装置への命令フ
ェッチ要求である第三の命令フェッチ要求が抑制されて
も内部記憶装置に第一の命令フェッチ要求により要求さ
れたマクロ命令が存在する限り命令フェッチ装置にマク
ロ命令を供給することが可能であるために命令フェッチ
装置の機能は停止しなＬ℃ そのた△ 後続する命令フ
ェッチが無効でない場合でも外部記憶装置への命令フェ
ッチ要求を抑制することが可能となり、無条件分岐以外
に条件分岐命叡 １命令中に数回のデータ書込要求 あ
るいはデータ読出し要求を行う命令についても命令フェ
ッチ要求を抑制することを可能とすも 実施例 第１図は本発明の実施例におけるマイクロプロセッサの
構或図であも 第１図において第２図と同符号をもつも
のは同一機能を有するものであり、その説明は省略すも 第ｌ図のおいてマイクロプロセッサ１はマクロ命令の一
時的格納及び第一の命令フェッチ要求を行なう命令フェ
ッチ部２と、マクロ命令のデコード処理を行なう命令解
読部３と、命令実行部４と、外部記憶装置（図示せず）
と接続される外部データパス１００を制御するバス制御
部５と、フリップフロップ回路６と、アンドゲート７と
、マクロ命令を記憶する命令キャッシュ８とを有してい
も命令フェッチ部２はその内部にマクロ命令を一時的に
格納するバッファ２１をもつ。バッファ２ｌは内部デー
タバス２００が一度に転送できるデータ量のＮ倍の記憶
容量をも１ バッフ７２１に内部データバス２００が一
度に転送できるデータ量以上の空が生じると命令フェッ
チ部２は第一の命令フェッチ要求を信号線５００を介し
て行いフェッチしたマクロ命令を内部データパス２００
を介してバッファ２ｌに格納すも 命令キャッシュ８は外部記憶装置に記憶されるマクロ命
令の一部をその内部に記憶しており、外部記憶装置より
も高速に命令フェッチを行なうことができも 命令フェッチ部２からの第一の命令フェッチ要求は信号
線５００を介して、命令キャッシュ８に対して行なわれ
も 命令キャッシュ８では命令フェッチ部２からの第一
の命令フェッチ要求に対応するマクロ命令がその内部に
記憶されている場合には内部データパス２００を介して
命令フェッチ部２ヘマクロ命令を転送し バッファ２１
に格納すも しかし命令キャッシュ８内にフェッチ要求
されたマクロ命令が記憶されていない場合に（上信号線
９００を介し 第二の命令フェッチ要求を行なう。
ェッチ要求がある場合にはマクロ命令を外部データパス
１００を介して外部記憶装置よりフェッチレ フェッチ
したマクロ命令を内部データバス２０１を介して命令フ
ェッチ部２に転送されも また命令フェッチ部２と命令
実行部４とから同時に外部データパス１００の使用要求
が行なわれえた場合には予め設定された優先順位に従っ
てこれらの要求を調停すも この外部データバス１００
の使用優先順位（よ 命令処理速度を高速にするために
通常命令実行に伴う外部データバス１００の使用優先
順位がマクロ命令フェッチのそれより高いのが一般的で
あん しかし これらは同時に要求があった場合であり
、優先順位の高い命令実行の伴なう外部データバス１０
０の使用要求があってＬ すでに外部データバス１００
がマクロ命令フェッチのために使用されている場合に（
よ 命令実行に伴なう外部データパス１００の使用（友
優先順位の低いマクロ命令のフェッチによる外部デー
タバス１００の使用が終了するまで待たされることにな
ん このように構或された従来のマイクロプロセッサにおい
て命令解読部３でデコードされた命令が無条件に分岐を
伴なう命令でない場合にはフリップフロップ回路６ｌは
セットされて゜ １′ となり、信号線６００がｌ
Ｉ＋ となり、アンドゲート７の一方の人力となん こ
の時、バッファ２１に内部データパス２０１がｌ度に転
送できるデータ量以上の空があるとマクロ命令フェッチ
要求を出し信号線５００を゛ ｌ゜にすも これがアン
ドゲート７の他方の人力となり、その出力も′ １′と
なり、外部記憶装置に対する命令フェッチ要求が信号線
８００を介してバス制御部５に与えられ 命令フェッチ
要求が受付けられると外部データバス１００を介してマ
クロ命令がフェッチされ 内部データパス２０１を介し
てバッファ２ｌに格納されも 次に命令解読部３でデコードされた命令が無条件に分岐
を伴なう命令、つまり後続のマクロ命令のフェッチが無
効である場合にはフリップフロップ回路６ｌはリセット
されてｌｏｔ となん このような時にバッファ２ｌ
に空が生じて、信号線５００が゜ ビ となった場合で
もアンドゲート７の出力は０であり、命令フェッチ部２
の命令フェッチ要求はバス制御部５まで伝わらなく、命
令フェッチは行われな鶏 そのた△ 不要な命令フェッチが行われ哄 バスの使用
効率が上り、処理速度が向上すも発明が解決しようとす
る課題 しかしながら上記のような構威では外部記憶装置へのマ
クロ命令のフェッチを禁止すると命令フェッチ部内のバ
ッファへのマクロ命令の供給カ停止してしまｔ，Ｘ．命
令フェッチ部の機能が停止してしまう。そのたべ 後続
の命令フェッチが無効であり、命令フェッチ部内のバッ
ファをクリアする場合、つまり無条件に分岐を行う命令
の場合しか命令フェッチ要求を禁止することができない
という問題点を有していた 本発明はかかる点に鑑へ 外部記憶装置への命令フェッ
チを抑制しても命令のフェッチ部の機能が停止しないこ
とを可能とするマイクロプロセッサを提供することを目
的とすも 課題を解決するための手段 （１）本発明１よ 先行制御によってマクロ命令の実行
が行われるマイクロプロセッサにして、複数のマクロ命
令を一時的に格納保持し マクロ命令の格納が可能な状
態になると第一の命令フェッチ要求行なう命令フェッチ
装置と、前記命令フェッチ装置に格納されたマクロ命令
を順次読出し解読し マクロ命令の実行を制御する命令
解読装置と、マクロ命令をマイクロプロセッサの内部に
記憶し 前記命令フェッチ装置からの第一の命令フェッ
チ要求に従い、 要求されたマクロ命令が内部に記憶さ
れる場合には命令フェッチ装置に転送し 要求されたマ
クロ命令が記憶されない場合には第二のフェッチ要求を
行なう内部記憶装置と、前記命令解読装置がある特定の
マクロ命令を解読した場合には前記内部記憶装置からの
第二の命令フェッチ要求を抑制し 第三の命令フェッチ
要求として出力するフェッチ抑制装置と、前記フェッチ
抑制装置からの第三の命令フェッチ要求を受Ｃナ、マイ
クロプロセッサと外部記憶装置との間のマクロ命令の転
送を制御するバス制御装置とを備えたことを特徴とする
マイクロプロセッサであもまた他の発明は前記マイクロ
プロセッサにおいて、命令解読装置によって解読された
マクロ命令が無条件分岐命令あるいは条件分岐命令であ
る場合に外部記憶装置へのマクロ命令のフェッチ要求を
抑制するものであも さらに他の発明は前記マイクロプロセッサにおいて、命
令解読装置によって解読されたマクロ命令がｌマクロ命
令中に前記外部記憶装置に対しての数回のデータの読出
要求あるいはデータの書込要求を行うマクロ命令の場合
に外部記憶装置へのマクロ命令のフェッチ要求を抑制す
るものであも作 用 本発明は前記した手段により、外部記憶装置への命令フ
ェッチ要求である第三の命令フェッチ要求が抑制されて
も内部記憶装置に第一の命令フェッチ要求により要求さ
れたマクロ命令が存在する限り命令フェッチ装置にマク
ロ命令を供給することが可能であるために命令フェッチ
装置の機能は停止しなＬ℃ そのた△ 後続する命令フ
ェッチが無効でない場合でも外部記憶装置への命令フェ
ッチ要求を抑制することが可能となり、無条件分岐以外
に条件分岐命叡 １命令中に数回のデータ書込要求 あ
るいはデータ読出し要求を行う命令についても命令フェ
ッチ要求を抑制することを可能とすも 実施例 第１図は本発明の実施例におけるマイクロプロセッサの
構或図であも 第１図において第２図と同符号をもつも
のは同一機能を有するものであり、その説明は省略すも 第ｌ図のおいてマイクロプロセッサ１はマクロ命令の一
時的格納及び第一の命令フェッチ要求を行なう命令フェ
ッチ部２と、マクロ命令のデコード処理を行なう命令解
読部３と、命令実行部４と、外部記憶装置（図示せず）
と接続される外部データパス１００を制御するバス制御
部５と、フリップフロップ回路６と、アンドゲート７と
、マクロ命令を記憶する命令キャッシュ８とを有してい
も命令フェッチ部２はその内部にマクロ命令を一時的に
格納するバッファ２１をもつ。バッファ２ｌは内部デー
タバス２００が一度に転送できるデータ量のＮ倍の記憶
容量をも１ バッフ７２１に内部データバス２００が一
度に転送できるデータ量以上の空が生じると命令フェッ
チ部２は第一の命令フェッチ要求を信号線５００を介し
て行いフェッチしたマクロ命令を内部データパス２００
を介してバッファ２ｌに格納すも 命令キャッシュ８は外部記憶装置に記憶されるマクロ命
令の一部をその内部に記憶しており、外部記憶装置より
も高速に命令フェッチを行なうことができも 命令フェッチ部２からの第一の命令フェッチ要求は信号
線５００を介して、命令キャッシュ８に対して行なわれ
も 命令キャッシュ８では命令フェッチ部２からの第一
の命令フェッチ要求に対応するマクロ命令がその内部に
記憶されている場合には内部データパス２００を介して
命令フェッチ部２ヘマクロ命令を転送し バッファ２１
に格納すも しかし命令キャッシュ８内にフェッチ要求
されたマクロ命令が記憶されていない場合に（上信号線
９００を介し 第二の命令フェッチ要求を行なう。
バス制御部５は外部データバス１００を介して外部記憶
装置と接続されており、外部記憶装置への命令フェッチ
要求 データ読出し要求 およびデータ書込み要求があ
る場合に外部データバス１００を介して外部記憶装置と
データの転送を行なう。命令実行部４からの信号線７０
０による外部データパス使用要求とアンドゲート７から
の信号線８００による第三の命令フェッチ要求が同時に
要求された場合に（よ バス制御部５では命令実行部４
からの要求を優先して受付（ナ、第三の命令フェッチ要
求は命令実行部４による外部データパスの使弗が完了す
るまで待たされも しかし第三の命令フェッチ要求が受
付けられて外部データパス１００が使用されている間に
命令実行部４からのバス使用要求が行なわれてＬ その
要求の受付けは命令フェッチによる外部データパス１０
０の使用が完了するまで待たされることになんフリップ
フロップ回路６はその入力が命令実行部４と命令解読部
３に接続され 出力はアンドゲート７の一方に入力され
も フリップフロップ回路６のセットは命令実行部４で
実行されているマクロ命令が終了すると行われ その出
力は′ １′となり、リセットは命令解読部２である特
定のマクロ命令をデコードすると行われ その出力は゜
０゜ となん フリップフロップ回路６の出力が′０′
になるとアンドゲート７の他方の入力である命令キャッ
シュ８からの第二の命令フェッチ要求の有無に係わらず
アンドゲート７の出力である第三の命令フェッチ要求は
′ ０゛なり、そのために信号線８００による第三の命
令フェッチ要求は与えられなＬ〜 以上のように構戒された本実施例について、以下にその
動作を説明すも バッファ２ｌに格納されたマクロ命令を順次内部データ
パス３００を介して命令解読部３へ転送しデコードすも
命令解読部３でデコード処理されたマクロ命令は内部
データパス４００を介して命令実行部４に転送されも
命令実行部４ではその指示に従い処理を行う。 ｌマク
ロ命令の処理が全て完了するとフリップフロップ回路６
はセットされて信号線６００はｔ ｔｌ となもこの
ような状態にあるときに命令フェッチ部２より信号線５
００を介して第一の命令フェッチ要求がなされたとき、
フェッチ要求されたマクロ命令が命令キャッシュ８に存
在する場合はマクロ命令を内部データパス２００を介し
て命令キャッシュ８よりバッファ２ｌへ転送し格納すム
また命令キャッシュ８に要求されたマクロ命令が存在
しない場合には信号線９００を第二の命令フェッチ要求
を行う。その時にはアンドゲート７の入力は信号線６０
０、信号線９００ともｌ １１ となるたべ その出
力は′ １′となりバス制御部５へ第三の命令フェッチ
要求として伝えられも バス制御部５ではマクロ命令を
外部データバス１００を介して外部記憶装置より取込
内部データパス２００を介してバッファ２ｌに転送すも 次に命令解読部２でデコードした命令がある特定の命令
であった場合に（上 フリップフロップ回路６はリセッ
トされて信号線６００は′ ０″となも アンドゲート
７の一方の入力である信号線６００が′ ０′であるた
めにアンドゲート７の出力の第三の命令フェッチは′
０” となん そのため外部記憶装置に対する命令フェ
ッチ要求はバス制御部５に与えられなＬ１ このような拷態にあるときにバッファ２１に内部データ
パス２００が一度に転送できるデータ量以上の空が生じ
て第一の命令フェッチ要求が命令フェッチ部２より出力
された場合、第一の命令フェッチ要求により要求された
マクロ命令が命令キャッシュ８に存在しない場合は命令
キャッシュ８より第二の命令フェッチ要求が出力される
力曳 信号線６００が′ ０′であるためアンドゲート
の出力は” ０゛となり第三の命令フェッチ要求はバス
制御部５には与えられ哄 マクロ命令の命令フェッチ部
２への供給は停止すも しかし 命令キャッシュ８に要
求されたマクロ命令が存在する限りはマクロ命令を内部
データパス２００を介してバッファ２１へ転送し格納し
命令フェッチ部２は動作を継続すも つまり命令キャ
ッシュ８に要求されたマクロ命令が存在する限りは外部
記憶装置に対する命令フェッチ要求を抑制してもマイク
ロプロセッサ１は影響を受け哄 動作を継続することが
できも このことにより無条件分岐命令以外のマクロ命令でも外
部記憶装置に対する命令フェッチ要求を抑制することが
可能となり、さらにバスの使用効率が上り、命令が高速
に実行される。
装置と接続されており、外部記憶装置への命令フェッチ
要求 データ読出し要求 およびデータ書込み要求があ
る場合に外部データバス１００を介して外部記憶装置と
データの転送を行なう。命令実行部４からの信号線７０
０による外部データパス使用要求とアンドゲート７から
の信号線８００による第三の命令フェッチ要求が同時に
要求された場合に（よ バス制御部５では命令実行部４
からの要求を優先して受付（ナ、第三の命令フェッチ要
求は命令実行部４による外部データパスの使弗が完了す
るまで待たされも しかし第三の命令フェッチ要求が受
付けられて外部データパス１００が使用されている間に
命令実行部４からのバス使用要求が行なわれてＬ その
要求の受付けは命令フェッチによる外部データパス１０
０の使用が完了するまで待たされることになんフリップ
フロップ回路６はその入力が命令実行部４と命令解読部
３に接続され 出力はアンドゲート７の一方に入力され
も フリップフロップ回路６のセットは命令実行部４で
実行されているマクロ命令が終了すると行われ その出
力は′ １′となり、リセットは命令解読部２である特
定のマクロ命令をデコードすると行われ その出力は゜
０゜ となん フリップフロップ回路６の出力が′０′
になるとアンドゲート７の他方の入力である命令キャッ
シュ８からの第二の命令フェッチ要求の有無に係わらず
アンドゲート７の出力である第三の命令フェッチ要求は
′ ０゛なり、そのために信号線８００による第三の命
令フェッチ要求は与えられなＬ〜 以上のように構戒された本実施例について、以下にその
動作を説明すも バッファ２ｌに格納されたマクロ命令を順次内部データ
パス３００を介して命令解読部３へ転送しデコードすも
命令解読部３でデコード処理されたマクロ命令は内部
データパス４００を介して命令実行部４に転送されも
命令実行部４ではその指示に従い処理を行う。 ｌマク
ロ命令の処理が全て完了するとフリップフロップ回路６
はセットされて信号線６００はｔ ｔｌ となもこの
ような状態にあるときに命令フェッチ部２より信号線５
００を介して第一の命令フェッチ要求がなされたとき、
フェッチ要求されたマクロ命令が命令キャッシュ８に存
在する場合はマクロ命令を内部データパス２００を介し
て命令キャッシュ８よりバッファ２ｌへ転送し格納すム
また命令キャッシュ８に要求されたマクロ命令が存在
しない場合には信号線９００を第二の命令フェッチ要求
を行う。その時にはアンドゲート７の入力は信号線６０
０、信号線９００ともｌ １１ となるたべ その出
力は′ １′となりバス制御部５へ第三の命令フェッチ
要求として伝えられも バス制御部５ではマクロ命令を
外部データバス１００を介して外部記憶装置より取込
内部データパス２００を介してバッファ２ｌに転送すも 次に命令解読部２でデコードした命令がある特定の命令
であった場合に（上 フリップフロップ回路６はリセッ
トされて信号線６００は′ ０″となも アンドゲート
７の一方の入力である信号線６００が′ ０′であるた
めにアンドゲート７の出力の第三の命令フェッチは′
０” となん そのため外部記憶装置に対する命令フェ
ッチ要求はバス制御部５に与えられなＬ１ このような拷態にあるときにバッファ２１に内部データ
パス２００が一度に転送できるデータ量以上の空が生じ
て第一の命令フェッチ要求が命令フェッチ部２より出力
された場合、第一の命令フェッチ要求により要求された
マクロ命令が命令キャッシュ８に存在しない場合は命令
キャッシュ８より第二の命令フェッチ要求が出力される
力曳 信号線６００が′ ０′であるためアンドゲート
の出力は” ０゛となり第三の命令フェッチ要求はバス
制御部５には与えられ哄 マクロ命令の命令フェッチ部
２への供給は停止すも しかし 命令キャッシュ８に要
求されたマクロ命令が存在する限りはマクロ命令を内部
データパス２００を介してバッファ２１へ転送し格納し
命令フェッチ部２は動作を継続すも つまり命令キャ
ッシュ８に要求されたマクロ命令が存在する限りは外部
記憶装置に対する命令フェッチ要求を抑制してもマイク
ロプロセッサ１は影響を受け哄 動作を継続することが
できも このことにより無条件分岐命令以外のマクロ命令でも外
部記憶装置に対する命令フェッチ要求を抑制することが
可能となり、さらにバスの使用効率が上り、命令が高速
に実行される。
また上記のように構或されたマイクロプロセッサ１にお
いて命令解読部２で解読したマクロ命令が無条件分岐命
令の場合は外部記憶装置への第三の命令フェッチ要求を
抑制することにより不要な命令フェッチが行なわれ哄
バスの使用効率が上り、処理速度が向上すも また命令解読部２で解読したマクロ命令が条件分岐命令
の場合、本マイクロプロセッサ１は先行制御を行なって
いるた△ 条件分岐命令解読時には分岐が或立するか否
かは不明であも そのため命令フェッチ部２では分岐不
戊立側の命令フェッチを行なっているｈ文 分岐戒立時
にはバッファ２１に存在するマクロ命令は分岐不戒立側
のマクロ命令であるため不要となん その時に不戒立側
のマクロ命令をフェッチするために外部データバス１０
０が使用されていると分岐戒立側の第三の命令フェッチ
要求が不戒立側のマクロ命令のフェッチによる外部デー
タバス１００が使用が完了するまで待たされることにな
る。それを防止するため条件分岐命令時には分岐不或立
側の第三の命令フェッチを抑制すも また分岐不或立時
には分岐不或立側の第三の命令フェッチを抑制しても第
一の命令フェッチ要求されたマクロ命令が命令キャッシ
ュ８に存在する限りはマイクロプロセッサｌの内部は影
響を受けな（〜 従って条件分岐命令時に外部記憶装置
への命令フェッチを抑制することにより条件分岐の高速
化が図られも また命令解読部２で１マクロ命令中にバス制御部５に対
して命令実行部５から数回の外部データパス使用要求を
行なうマクロ命令を解読した隊外部記憶装置への命令フ
ェッチ要求を禁止することにより、命令フェッチのため
の外部データバス１００の使用の肌 命令実行部からの
外部データパス使用要求が待たされることがなくなり、
第一の命令フェッチ要求されたマクロ命令が命令キャッ
シュに存在する限りは後続する命令もフェッチできるた
べ 実行中のマクロ命令の高速化を図も発明の効果 以上説明したようＧＱ 本発明によれ（戴 命令キャ
ッシュに第一の命令フェッチ要求により要求されたマク
ロ命令が存在する限り（友 外部記憶装置への命令フェ
ッチ要求を抑制してもマイクロプロセッサはその影響を
受けなｌ，Ｘｏ 命令解読部で解読したマクロ命令が条件分岐命令の場合
、本マイクロプロセッサｌは先行制御を行なっているた
へ 条件分岐命令解読時には分岐が或立するか否かは不
明であも そのため命令フェッチ部２では分岐不戒立側
の命令フェッチを行なっている八 分岐或立時にはバッ
ファ２１に存在するマクロ命令は分岐不或立側のマクロ
命令であるため不要となも その時に不或立側のマクロ
命令をフェッチするために外部データバス１００が使用
されていると分岐或立側の第三の命令フェッチ要求が不
戒立側のマクロ命令のフェッチによる外部データバス１
００が使用が完了するまで待たされることになん それ
を防止するため条件分岐命令時には分岐不戒立側の第三
の命令フェッチを抑制すも また分岐不戒立時には分岐
不或立側の第三の命令フェッチを抑制しても第一の命令
フェッチ要求されたマクロ命令が命令キャッシュ８に存
在する限りはマイクロプロセッサｌの内部は影響を受け
な（１ 従って条件分岐命令時に外部記憶装置への命令
フェッチを抑制することにより条件分岐の高速化が図ら
れ その実用的効果は大き鶏 また命令解読部２で１マクロ命令中にバス制御部５に対
して命令実行部５から数回の外部データパス使用要求を
行なうマクロ命令を解読した味外部記憶装置への命令フ
ェッチ要求を禁止することにより、命令フェッチのため
の外部データパス１００の使用の肌 命令実行部からの
外部データパス使用要求が待たされることがなくなり、
第一の命令フェッチ要求されたマクロ命令が命令キャッ
シュに存在する限りは後続する命令もフェッチできるた
べ 実行中のマクロ命令の高速化を図られ その実用的
効果は大き八
いて命令解読部２で解読したマクロ命令が無条件分岐命
令の場合は外部記憶装置への第三の命令フェッチ要求を
抑制することにより不要な命令フェッチが行なわれ哄
バスの使用効率が上り、処理速度が向上すも また命令解読部２で解読したマクロ命令が条件分岐命令
の場合、本マイクロプロセッサ１は先行制御を行なって
いるた△ 条件分岐命令解読時には分岐が或立するか否
かは不明であも そのため命令フェッチ部２では分岐不
戊立側の命令フェッチを行なっているｈ文 分岐戒立時
にはバッファ２１に存在するマクロ命令は分岐不戒立側
のマクロ命令であるため不要となん その時に不戒立側
のマクロ命令をフェッチするために外部データバス１０
０が使用されていると分岐戒立側の第三の命令フェッチ
要求が不戒立側のマクロ命令のフェッチによる外部デー
タバス１００が使用が完了するまで待たされることにな
る。それを防止するため条件分岐命令時には分岐不或立
側の第三の命令フェッチを抑制すも また分岐不或立時
には分岐不或立側の第三の命令フェッチを抑制しても第
一の命令フェッチ要求されたマクロ命令が命令キャッシ
ュ８に存在する限りはマイクロプロセッサｌの内部は影
響を受けな（〜 従って条件分岐命令時に外部記憶装置
への命令フェッチを抑制することにより条件分岐の高速
化が図られも また命令解読部２で１マクロ命令中にバス制御部５に対
して命令実行部５から数回の外部データパス使用要求を
行なうマクロ命令を解読した隊外部記憶装置への命令フ
ェッチ要求を禁止することにより、命令フェッチのため
の外部データバス１００の使用の肌 命令実行部からの
外部データパス使用要求が待たされることがなくなり、
第一の命令フェッチ要求されたマクロ命令が命令キャッ
シュに存在する限りは後続する命令もフェッチできるた
べ 実行中のマクロ命令の高速化を図も発明の効果 以上説明したようＧＱ 本発明によれ（戴 命令キャ
ッシュに第一の命令フェッチ要求により要求されたマク
ロ命令が存在する限り（友 外部記憶装置への命令フェ
ッチ要求を抑制してもマイクロプロセッサはその影響を
受けなｌ，Ｘｏ 命令解読部で解読したマクロ命令が条件分岐命令の場合
、本マイクロプロセッサｌは先行制御を行なっているた
へ 条件分岐命令解読時には分岐が或立するか否かは不
明であも そのため命令フェッチ部２では分岐不戒立側
の命令フェッチを行なっている八 分岐或立時にはバッ
ファ２１に存在するマクロ命令は分岐不或立側のマクロ
命令であるため不要となも その時に不或立側のマクロ
命令をフェッチするために外部データバス１００が使用
されていると分岐或立側の第三の命令フェッチ要求が不
戒立側のマクロ命令のフェッチによる外部データバス１
００が使用が完了するまで待たされることになん それ
を防止するため条件分岐命令時には分岐不戒立側の第三
の命令フェッチを抑制すも また分岐不戒立時には分岐
不或立側の第三の命令フェッチを抑制しても第一の命令
フェッチ要求されたマクロ命令が命令キャッシュ８に存
在する限りはマイクロプロセッサｌの内部は影響を受け
な（１ 従って条件分岐命令時に外部記憶装置への命令
フェッチを抑制することにより条件分岐の高速化が図ら
れ その実用的効果は大き鶏 また命令解読部２で１マクロ命令中にバス制御部５に対
して命令実行部５から数回の外部データパス使用要求を
行なうマクロ命令を解読した味外部記憶装置への命令フ
ェッチ要求を禁止することにより、命令フェッチのため
の外部データパス１００の使用の肌 命令実行部からの
外部データパス使用要求が待たされることがなくなり、
第一の命令フェッチ要求されたマクロ命令が命令キャッ
シュに存在する限りは後続する命令もフェッチできるた
べ 実行中のマクロ命令の高速化を図られ その実用的
効果は大き八
第ｌ図は本発明の一実施例におけるマイクロプロセッサ
の構戒を示すブロックは 第２図は従来のマイクロプロ
セッサの構戒図であも １・・・マイクロプロセッサ、 ２・・・命令フェッチ
敵３・・・命令解読臥 ４・・・命令実行敵 ５・・
・バス制御訊 ６・・・フリップフロップ回ｉ ７
・・・アンドゲー ト。
の構戒を示すブロックは 第２図は従来のマイクロプロ
セッサの構戒図であも １・・・マイクロプロセッサ、 ２・・・命令フェッチ
敵３・・・命令解読臥 ４・・・命令実行敵 ５・・
・バス制御訊 ６・・・フリップフロップ回ｉ ７
・・・アンドゲー ト。
Claims (3)
- （１）先行制御によってマクロ命令の実行が行われるマ
イクロプロセッサにして、複数のマクロ命令を一時的に
格納保持し、マクロ命令の格納が可能な状態になると第
一の命令フェッチ要求行なう命令フェッチ装置と、前記
命令フェッチ装置に格納されたマクロ命令を順次読出し
、解読し、マクロ命令の実行を制御する命令解読装置と
、マクロ命令をマイクロプロセッサの内部に記憶し、前
記命令フェッチ装置からの第一の命令フェッチ要求に従
い、要求されたマクロ命令が内部に記憶される場合には
命令フェッチ装置に転送し、要求されたマクロ命令が記
憶されない場合には第二のフェッチ要求を行なう内部記
憶装置と、前記命令解読装置がある特定のマクロ命令を
解読した場合には前記内部記憶装置からの第二の命令フ
ェッチ要求を抑制し、第三の命令フェッチ要求として出
力するフェッチ抑制装置と、前記フェッチ抑制装置から
の第三の命令フェッチ要求を受け、マイクロプロセッサ
と外部記憶装置との間のマクロ命令の転送を制御するバ
ス制御装置とを備えたことを特徴とするマイクロプロセ
ッサ。 - （２）命令解読装置によって解読されたマクロ命令が無
条件分岐命令あるいは条件分岐命令である場合に外部記
憶装置へのマクロ命令のフェッチ要求を抑制する請求項
１記載のマイクロプロセッサ。 - （３）命令解読装置によって解読されたマクロ命令が１
マクロ命令中に前記外部記憶装置に対しての数回のデー
タの読出要求あるいはデータの書込要求を行うマクロ命
令の場合に外部記憶装置へのマクロ命令のフェッチ要求
を抑制する請求項１記載のマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157762A JPH0322136A (ja) | 1989-06-20 | 1989-06-20 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157762A JPH0322136A (ja) | 1989-06-20 | 1989-06-20 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0322136A true JPH0322136A (ja) | 1991-01-30 |
Family
ID=15656762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157762A Pending JPH0322136A (ja) | 1989-06-20 | 1989-06-20 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0322136A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6356731A (ja) * | 1986-08-27 | 1988-03-11 | Mitsubishi Electric Corp | デ−タ処理装置 |
| JPS63197232A (ja) * | 1987-02-12 | 1988-08-16 | Toshiba Corp | マイクロプロセツサ |
-
1989
- 1989-06-20 JP JP1157762A patent/JPH0322136A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6356731A (ja) * | 1986-08-27 | 1988-03-11 | Mitsubishi Electric Corp | デ−タ処理装置 |
| JPS63197232A (ja) * | 1987-02-12 | 1988-08-16 | Toshiba Corp | マイクロプロセツサ |
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