JPH03222189A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH03222189A JPH03222189A JP2016781A JP1678190A JPH03222189A JP H03222189 A JPH03222189 A JP H03222189A JP 2016781 A JP2016781 A JP 2016781A JP 1678190 A JP1678190 A JP 1678190A JP H03222189 A JPH03222189 A JP H03222189A
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- input
- bit lines
- lines
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 230000015654 memory Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体記憶装置に関し、特に、メモリセルにキ
ャパシタを用いたダイナミック型ＲＡＭＣＤＲＡＭ）に
関する。
ャパシタを用いたダイナミック型ＲＡＭＣＤＲＡＭ）に
関する。
（ロ）従来の技術
近年、ＤＲＡＭにおいて、高集積化及び大容量化が進み
、ＩＭビットＤＲＡＭ、４Ｍビｙ）ＤＲＡＭのような大
容量メモリが実現されている。更に、アクセスタイムの
短縮化が図られ、センスアンプ等に改良が加えられてい
る。
、ＩＭビットＤＲＡＭ、４Ｍビｙ）ＤＲＡＭのような大
容量メモリが実現されている。更に、アクセスタイムの
短縮化が図られ、センスアンプ等に改良が加えられてい
る。
第２図は従来のＤＲＡＭの回路図である。図において、
一対のビット線ＢＬ及び＊ＢＬと複数のワード＠ＷＬの
交点には、各々メモリセルＭＣが接続され、ビット線Ｂ
Ｌ及び本ＢＬの間には、センスアンプＳＡとイコライズ
用のＭＯＳＦＥＴＱ。が接続される。また、ビット線Ｂ
Ｌ及び＊ＢＬの各々には、プリチャージ用のＭＯＳＦＥ
ＴＱ。
一対のビット線ＢＬ及び＊ＢＬと複数のワード＠ＷＬの
交点には、各々メモリセルＭＣが接続され、ビット線Ｂ
Ｌ及び本ＢＬの間には、センスアンプＳＡとイコライズ
用のＭＯＳＦＥＴＱ。が接続される。また、ビット線Ｂ
Ｌ及び＊ＢＬの各々には、プリチャージ用のＭＯＳＦＥ
ＴＱ。
と、センスアンプによって増幅された信号を入出力線Ｉ
１０及び本Ｉ１０に選択的に出力するための選択用Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ｃが接続されている。また、セ
ンスアンプＳＡは、ドレインとゲートがクロス接続され
たＸチャネルＭＯＳ Ｆ Ｅ Ｔ及びＰチャネルＭＯＳ
ＦＥＴとからＦ１４ａされ、各チャネルのソースは、各
々他のセンスアンプＳＡと共に駆動線φＮｊｌとφ、Ｄ
に接続される。
１０及び本Ｉ１０に選択的に出力するための選択用Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ ｃが接続されている。また、セ
ンスアンプＳＡは、ドレインとゲートがクロス接続され
たＸチャネルＭＯＳ Ｆ Ｅ Ｔ及びＰチャネルＭＯＳ
ＦＥＴとからＦ１４ａされ、各チャネルのソースは、各
々他のセンスアンプＳＡと共に駆動線φＮｊｌとφ、Ｄ
に接続される。
第２°図において、読み出し状態になると、イコライズ
用のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｔとプリチャージ用の
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ Ｐがオフとなる。そして、
選択されたワード線ＷＬの電圧が上昇して、メモリセル
ＭＣに蓄積された電荷がビット線ＢＬ及び＊ＢＬに伝達
される。これにより、ビット線ＢＬ及び本ＢＬ間とセン
スアンプＳＡのセンスノード間に電位差が生じる。そし
て、Ｖｃｃ／２にプリチャージされた駆動線φＮＤがＶ
ＣＣ／ ２から接地電圧に徐々に引き下げられ、また
、同様にＶｃｃ／２にプリチャージされた駆動線φＰＤ
がＶ。Ｃ／２から電源電圧■ｃＣに徐々に引き上げられ
ると、センスアンプＳＡのセンス動作が行われ、ピッ）
＃ＢＬ及び＊ＢＬに生じた電位差が電源電圧Ｖｃｃと接
地電圧に拡大される。
用のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｔとプリチャージ用の
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ Ｐがオフとなる。そして、
選択されたワード線ＷＬの電圧が上昇して、メモリセル
ＭＣに蓄積された電荷がビット線ＢＬ及び＊ＢＬに伝達
される。これにより、ビット線ＢＬ及び本ＢＬ間とセン
スアンプＳＡのセンスノード間に電位差が生じる。そし
て、Ｖｃｃ／２にプリチャージされた駆動線φＮＤがＶ
ＣＣ／ ２から接地電圧に徐々に引き下げられ、また
、同様にＶｃｃ／２にプリチャージされた駆動線φＰＤ
がＶ。Ｃ／２から電源電圧■ｃＣに徐々に引き上げられ
ると、センスアンプＳＡのセンス動作が行われ、ピッ）
＃ＢＬ及び＊ＢＬに生じた電位差が電源電圧Ｖｃｃと接
地電圧に拡大される。
センス動作終了後、カラムアドレスに基ずいて、選択用
ＭＯＳＦＥＴＱｃがオンして、そのヒント線ＢＬ及び＊
ＢＬに読み出された信号が入出力線Ｉ１０及び１１１０
に出力される。
ＭＯＳＦＥＴＱｃがオンして、そのヒント線ＢＬ及び＊
ＢＬに読み出された信号が入出力線Ｉ１０及び１１１０
に出力される。
アクセスが終了し、ローアドレス制御信号＊ＲＡＳ（図
示せず）が立ち上がると、プリチャージ制御信号φ、が
電源電圧レベルになるため、イコライズ用のＭＯＳＦＥ
ＴＱＥとプリチャージ用ＭＯＳＦＥＴＱ、がオンし、ビ
ット線ＢＬ及び＊ＢＩ、のプリチャージ及びイコライズ
が行われる。
示せず）が立ち上がると、プリチャージ制御信号φ、が
電源電圧レベルになるため、イコライズ用のＭＯＳＦＥ
ＴＱＥとプリチャージ用ＭＯＳＦＥＴＱ、がオンし、ビ
ット線ＢＬ及び＊ＢＩ、のプリチャージ及びイコライズ
が行われる。
（ハ）発明が解決しようとする課題
一般に、ＤＲＡＭにおいて、センスアンプＳＡの動作を
高感度及び高速にするためには、センスアンプＳＡに接
続されたビット線ＢＬ及び＊ＢＬの負荷容量をできるだ
け減少しなければならない。しかしながら、第２図に示
された従来のＤＲＡＭでは、ビット線ＢＬ及び＊ＢＬに
は、イコライズ用のＭＯＳＦＥＴＱ、及びプリチャージ
用ＭＯＳＦＥＴＱＰが設けられているため、そのＭＯＳ
ＦＥＴの接続弁だけ負荷容量が大きくなってしまい、セ
ンスアンプＳＡのセンス動作高速化の障害になっていた
。
高感度及び高速にするためには、センスアンプＳＡに接
続されたビット線ＢＬ及び＊ＢＬの負荷容量をできるだ
け減少しなければならない。しかしながら、第２図に示
された従来のＤＲＡＭでは、ビット線ＢＬ及び＊ＢＬに
は、イコライズ用のＭＯＳＦＥＴＱ、及びプリチャージ
用ＭＯＳＦＥＴＱＰが設けられているため、そのＭＯＳ
ＦＥＴの接続弁だけ負荷容量が大きくなってしまい、セ
ンスアンプＳＡのセンス動作高速化の障害になっていた
。
（ニ）課題を解決するための手段
本発明は上述した点に鑑みて創作されたものであり、複
数のワード線と、複数対のビット線と、該各村のビット
線と前記ワード線の交点に各々設けられたメモリセルと
、ｆｉｊ記各対のビット線間に各々設けられたセンスア
ンプと、前記各村のビット線間に各々接続されたビット
線イコライズ用ＭＯＳＦＥＴと、一対の入出力線と、該
一対の入出力線間に接続された入出力線イコライズ用Ｍ
ＯＳＦＥＴと、電源電圧と接地電圧の中間電圧源と前記
入出力線の各々の間に設けられたプリチャージＭＯＳＦ
ＥＴと、前記一対の入出力線と前記各村のビット線の間
に設けられた選択ＭＯＳＦＥＴと、カラムアドレスに基
すいて前記選択ＭＯ３ＦＥＴを選択すると共にプリチャ
ージ制御信号に基づいて前記全ての選択ＭＯＳＦＥＴを
オンするカラムアドレスデコーダとを備えることにより
、プリチャージ期間は、前記入出力線を介して前記各対
のビット線のプリチャージがなされることを特徴とする
半導体記憶装置である。
数のワード線と、複数対のビット線と、該各村のビット
線と前記ワード線の交点に各々設けられたメモリセルと
、ｆｉｊ記各対のビット線間に各々設けられたセンスア
ンプと、前記各村のビット線間に各々接続されたビット
線イコライズ用ＭＯＳＦＥＴと、一対の入出力線と、該
一対の入出力線間に接続された入出力線イコライズ用Ｍ
ＯＳＦＥＴと、電源電圧と接地電圧の中間電圧源と前記
入出力線の各々の間に設けられたプリチャージＭＯＳＦ
ＥＴと、前記一対の入出力線と前記各村のビット線の間
に設けられた選択ＭＯＳＦＥＴと、カラムアドレスに基
すいて前記選択ＭＯ３ＦＥＴを選択すると共にプリチャ
ージ制御信号に基づいて前記全ての選択ＭＯＳＦＥＴを
オンするカラムアドレスデコーダとを備えることにより
、プリチャージ期間は、前記入出力線を介して前記各対
のビット線のプリチャージがなされることを特徴とする
半導体記憶装置である。
（０作用
上述の手段によれば、プリチャージ期間になると、−村
のビット線に接続されたイコライズ用ＭＯＳＦＥＴと、
一対の入出力線に接続されたイコライズ用ＭＯＳＦＥＴ
及びプリチャージ用、ＭＯＳＦＥＴがオンするため、一
対のビット線はイコライズ用ＭＯＳＦＥＴによってイコ
ライズされる結果、その電圧はＶ ＣＣ／ ２近くにな
り、また、一対の入出力線は、イコライズ用ＭＯＳＦＥ
Ｔによってイコライズされると共に、プリチャージ用Ｍ
ＯＳＦＥＴによってプリチャージされ、その電圧はＶｃ
ｃ／２になる。この時、カラムアドレスデコーダは、カ
ラムアドレス選択信号線を全て選択状態とするため、選
択用ＭＯＳ Ｆ ＥＴがオンする。この選択用ＭＯＳＦ
ＥＴを介して入出力線から電圧Ｖ ｃｃ／ ２に達して
いないビット線がＶ ｃｃ／ ２にプリチャージがなさ
れる。従って、一対のビット線に接続されるプリチャー
ジ用ＭＯＳＦＥＴが不必要になり、ビット線容量が減少
する。
のビット線に接続されたイコライズ用ＭＯＳＦＥＴと、
一対の入出力線に接続されたイコライズ用ＭＯＳＦＥＴ
及びプリチャージ用、ＭＯＳＦＥＴがオンするため、一
対のビット線はイコライズ用ＭＯＳＦＥＴによってイコ
ライズされる結果、その電圧はＶ ＣＣ／ ２近くにな
り、また、一対の入出力線は、イコライズ用ＭＯＳＦＥ
Ｔによってイコライズされると共に、プリチャージ用Ｍ
ＯＳＦＥＴによってプリチャージされ、その電圧はＶｃ
ｃ／２になる。この時、カラムアドレスデコーダは、カ
ラムアドレス選択信号線を全て選択状態とするため、選
択用ＭＯＳ Ｆ ＥＴがオンする。この選択用ＭＯＳＦ
ＥＴを介して入出力線から電圧Ｖ ｃｃ／ ２に達して
いないビット線がＶ ｃｃ／ ２にプリチャージがなさ
れる。従って、一対のビット線に接続されるプリチャー
ジ用ＭＯＳＦＥＴが不必要になり、ビット線容量が減少
する。
（へ）実施例
第１図は、本発明の実施例を示すＤＲＡＭの回路図であ
る。図において、ＢＬ及び本ＢＬはビット線、ＳＡはビ
ット線ＢＬ及び＊ＢＬにセンスノードが接続されたセン
スアンプ、Ｗ Ｌはワード線、ＭＣはメモリセル、Ｑｍ
Ｅはビット線ＢＬ及び＊ＢＬのイコライズ用ＭＯＳＦＥ
Ｔ、Ｉ１０及びｌｌ１０は入出力線、Ｑｌ。。は入出力
線Ｉ１０と本１１０間のイコライズ用のＭＯＳＦＥＴ、
Ｑ、０、は入出力線Ｉ１０及び本Ｉ１０とプリチャージ
電源Ｖ ｃｃ／ ２の間に設けられたプリチャージ用Ｍ
ＯＳＦＥＴ、Ｑ、はカラム選択用のＭＯＳ Ｆ ＥＴ、
ＣＡＤＥＣはカラムアドレスに基ずいて選択用ＭＯＳＦ
ＥＴを選択するカラムアドレスデコーダである。
る。図において、ＢＬ及び本ＢＬはビット線、ＳＡはビ
ット線ＢＬ及び＊ＢＬにセンスノードが接続されたセン
スアンプ、Ｗ Ｌはワード線、ＭＣはメモリセル、Ｑｍ
Ｅはビット線ＢＬ及び＊ＢＬのイコライズ用ＭＯＳＦＥ
Ｔ、Ｉ１０及びｌｌ１０は入出力線、Ｑｌ。。は入出力
線Ｉ１０と本１１０間のイコライズ用のＭＯＳＦＥＴ、
Ｑ、０、は入出力線Ｉ１０及び本Ｉ１０とプリチャージ
電源Ｖ ｃｃ／ ２の間に設けられたプリチャージ用Ｍ
ＯＳＦＥＴ、Ｑ、はカラム選択用のＭＯＳ Ｆ ＥＴ、
ＣＡＤＥＣはカラムアドレスに基ずいて選択用ＭＯＳＦ
ＥＴを選択するカラムアドレスデコーダである。
ここで、センスアンプＳＡは、従来と同様、ドレインと
ゲートがクロス接続されたＮチャネルのＭ ＯＳ Ｆ
Ｅ ＴとＰチャネルのＭＯＳＦＥＴとから構成され、Ｘ
チャネルのＭＯＳＦＥＴのソースは、共通に駆動線φＮ
Ｄと接続され、ＰチャネルＭＯＳＦＥＴのソースは、共
通に駆動線φＰＤに接続される。
ゲートがクロス接続されたＮチャネルのＭ ＯＳ Ｆ
Ｅ ＴとＰチャネルのＭＯＳＦＥＴとから構成され、Ｘ
チャネルのＭＯＳＦＥＴのソースは、共通に駆動線φＮ
Ｄと接続され、ＰチャネルＭＯＳＦＥＴのソースは、共
通に駆動線φＰＤに接続される。
カラムアドレスデコーダＣＡＤＥＣは、カラムアドレス
データの所定数のビット信号とその反転信号が選択的に
入力される複数のＮＡＮＤゲートＧ１と、ＸＡＮＤゲー
トＧ、の出力が入力されるＸＡＮＤゲートＧ、から主に
構成され、全てのＮＡＮＤゲートＧ、の他方の人力には
、共通にプリチャージ信号の反転信号率φＰが入力され
る。
データの所定数のビット信号とその反転信号が選択的に
入力される複数のＮＡＮＤゲートＧ１と、ＸＡＮＤゲー
トＧ、の出力が入力されるＸＡＮＤゲートＧ、から主に
構成され、全てのＮＡＮＤゲートＧ、の他方の人力には
、共通にプリチャージ信号の反転信号率φＰが入力され
る。
次に、第１図の回路の動作を説明する。
ローアドレス制御信号＊ＲＡＳ （第１図には示されて
いない）が立ち下がると、プリチャージ制御信号φ２が
立ち下がり、ビット線ＢＬ及び＊ＢＬのイコライズ用Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ Ｉｌ！、入出力線Ｉ１０及び本
Ｉ１０のプリチャージ用ＭＯＳＦＥＴＱ ＩＱＰ、及び
、イコライズ用ＭＯＳ Ｆ Ｅ Ｔ Ｑ ＩＯＥがオフ
する。そして、選択されたワード線ＷＬが立ち上がると
、そのワード線ＷＬに接続されたメモリセル〜ＩＣに蓄
積された電荷により、ビット線ＢＬ及び＊ＢＬに電位差
が生じる。その後、駆動線φＮ＋）にチャージされた電
圧が、徐々に接地電圧に引き下げられ、また、駆動線φ
ｐｏにチャージされた電圧が、徐々にＶｃｃに引き上げ
られることにより、センスアンプＳＡのセンス動作が行
われる。
いない）が立ち下がると、プリチャージ制御信号φ２が
立ち下がり、ビット線ＢＬ及び＊ＢＬのイコライズ用Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｑ Ｉｌ！、入出力線Ｉ１０及び本
Ｉ１０のプリチャージ用ＭＯＳＦＥＴＱ ＩＱＰ、及び
、イコライズ用ＭＯＳ Ｆ Ｅ Ｔ Ｑ ＩＯＥがオフ
する。そして、選択されたワード線ＷＬが立ち上がると
、そのワード線ＷＬに接続されたメモリセル〜ＩＣに蓄
積された電荷により、ビット線ＢＬ及び＊ＢＬに電位差
が生じる。その後、駆動線φＮ＋）にチャージされた電
圧が、徐々に接地電圧に引き下げられ、また、駆動線φ
ｐｏにチャージされた電圧が、徐々にＶｃｃに引き上げ
られることにより、センスアンプＳＡのセンス動作が行
われる。
この、センス動作により、ビット線ＢＬ及び＊ＢＬは、
電源電圧Ｖｃｃと接地電圧Ｏｖになる。
電源電圧Ｖｃｃと接地電圧Ｏｖになる。
更に、カラムアドレス制御信号＊ＣＡＳの立ち下がりに
より、入力されたカラムアドレスＣ０〜Ｃ１により、選
択されたＮＡＮＤゲートＧ１の出力のみが接地電圧にな
る。従って、このＸＡＮＤデートＧ、の出力が印加され
たＸＡＮＤゲートＧ。
より、入力されたカラムアドレスＣ０〜Ｃ１により、選
択されたＮＡＮＤゲートＧ１の出力のみが接地電圧にな
る。従って、このＸＡＮＤデートＧ、の出力が印加され
たＸＡＮＤゲートＧ。
（反転プリチャージ制御信号φ、は電源電圧Ｖｃｃにな
っている）の出力のみが電源電圧ｖｃｃになるため、こ
の出力に接続された選択用ＭＯ３ＦＥＴＱｃがオンして
、ビット線ＢＬ及び＊ＢＬに読み出された信号が入出力
線Ｉ１０及びｌｌ１０に出力される。
っている）の出力のみが電源電圧ｖｃｃになるため、こ
の出力に接続された選択用ＭＯ３ＦＥＴＱｃがオンして
、ビット線ＢＬ及び＊ＢＬに読み出された信号が入出力
線Ｉ１０及びｌｌ１０に出力される。
そして、カラムアドレス制御信号＊ＣＡＳが立ち上がる
と、５ＡＮＤゲートＧ１に印加されるアドレス信号が接
地電圧レベルになるため、ＮＡＮＤゲートＧ！の出力は
接地電圧になり、選択用ＭＯＳ Ｆ Ｅ Ｔ Ｑ ｃは
オフする。
と、５ＡＮＤゲートＧ１に印加されるアドレス信号が接
地電圧レベルになるため、ＮＡＮＤゲートＧ！の出力は
接地電圧になり、選択用ＭＯＳ Ｆ Ｅ Ｔ Ｑ ｃは
オフする。
次に、ローアドレス制御信号＊ＲＡＳが立ち下がると、
プリチャー ジ制御信号φＰが電源電圧ＶＣ９になるた
め、ビット線ＢＬ及び＊ＢＬのイコライズ用ＭＯＳＦＥ
ＴＱ□がオンする。これにより、ビット線ＢＬ及び＊Ｂ
Ｌに生じていた電源電圧Ｖｃｃと接地電圧ＯＶが、イコ
ライズ用ＭＯ５ＦＥ Ｔ Ｑ ａｔにより中和され、そ
の電圧はＶｃｃ／２近くになる。一方、入出力線Ｉ１０
及び中Ｉ１０のイコライズ用Ｘ０５ＦＥＴＱ１゜、とプ
リチャージ用ＭＯＳ Ｆ Ｅ Ｔ Ｑ 、ｏｔもオンす
るため、入出力線Ｉ１０及び本Ｉ１０の電圧は、Ｖｃｃ
／２にイコライズ及びプリチャージされる。この時、反
転プリチャージ制御信号＊φｐ（ｏｖ）が印加されたカ
ラムアドレスデコーダＣＡＤＥＣのＮＡＮＤゲートＧ、
の出力は、全て電源電圧ＶＣＣになるため、全ての選択
用ＭＯ５ＦＥＱＣがオンする。従って、ビット線ＢＬ及
び＊ＢＬは、この選択用ＭＯＳＦＥＴＱｃによって入出
力線Ｉ１０及びｌｌ１０に接続されることになり、ビッ
ト線ＢＬ及び本ＢＬがＶｃｃ／２の電圧に達しなかった
分だけ、入出力線Ｉ１０及び本Ｉ１０から電荷が供給さ
れる。これにより、ビット線ＢＬ及び＊ＢＬの電圧は、
Ｖｃｃ／２に引き上げられる。
プリチャー ジ制御信号φＰが電源電圧ＶＣ９になるた
め、ビット線ＢＬ及び＊ＢＬのイコライズ用ＭＯＳＦＥ
ＴＱ□がオンする。これにより、ビット線ＢＬ及び＊Ｂ
Ｌに生じていた電源電圧Ｖｃｃと接地電圧ＯＶが、イコ
ライズ用ＭＯ５ＦＥ Ｔ Ｑ ａｔにより中和され、そ
の電圧はＶｃｃ／２近くになる。一方、入出力線Ｉ１０
及び中Ｉ１０のイコライズ用Ｘ０５ＦＥＴＱ１゜、とプ
リチャージ用ＭＯＳ Ｆ Ｅ Ｔ Ｑ 、ｏｔもオンす
るため、入出力線Ｉ１０及び本Ｉ１０の電圧は、Ｖｃｃ
／２にイコライズ及びプリチャージされる。この時、反
転プリチャージ制御信号＊φｐ（ｏｖ）が印加されたカ
ラムアドレスデコーダＣＡＤＥＣのＮＡＮＤゲートＧ、
の出力は、全て電源電圧ＶＣＣになるため、全ての選択
用ＭＯ５ＦＥＱＣがオンする。従って、ビット線ＢＬ及
び＊ＢＬは、この選択用ＭＯＳＦＥＴＱｃによって入出
力線Ｉ１０及びｌｌ１０に接続されることになり、ビッ
ト線ＢＬ及び本ＢＬがＶｃｃ／２の電圧に達しなかった
分だけ、入出力線Ｉ１０及び本Ｉ１０から電荷が供給さ
れる。これにより、ビット線ＢＬ及び＊ＢＬの電圧は、
Ｖｃｃ／２に引き上げられる。
以上、第１図に示された回路においては、従来ビット線
ＢＬ及び＊ＢＬに接続されていたプリチャージ用ＭＯＳ
Ｆ Ｅ Ｔ Ｑ ＢＰが不必要になるため、ビットＩ
ｔＩＩＢＬ及び＊ＢＬの容量が減少し、センスアンプＳ
Ａの負荷が軽くなり高速のセンス動作が行えるようにな
る。また、ビット線ＢＬ及び＊ＢＬのプリチャージ用Ｍ
ＯＳＦＥＴが要らなくなった分メモリセル領域のパター
ン面積を小さくできる。
ＢＬ及び＊ＢＬに接続されていたプリチャージ用ＭＯＳ
Ｆ Ｅ Ｔ Ｑ ＢＰが不必要になるため、ビットＩ
ｔＩＩＢＬ及び＊ＢＬの容量が減少し、センスアンプＳ
Ａの負荷が軽くなり高速のセンス動作が行えるようにな
る。また、ビット線ＢＬ及び＊ＢＬのプリチャージ用Ｍ
ＯＳＦＥＴが要らなくなった分メモリセル領域のパター
ン面積を小さくできる。
（ト）発明の効果
上述の如く本発明によれば、ビット線ＢＬ及び＊ＢＬの
プリチャージ用ＭＯＳＦＥＴが不必要になるため、セン
スアンプＳＡの負荷容量が減少し高速のセンス動作が行
え、アクセスタイムの短いＤＲＡＭを実現できる。更に
、メモリ領域のパターン面積も減少できる利点がある。
プリチャージ用ＭＯＳＦＥＴが不必要になるため、セン
スアンプＳＡの負荷容量が減少し高速のセンス動作が行
え、アクセスタイムの短いＤＲＡＭを実現できる。更に
、メモリ領域のパターン面積も減少できる利点がある。
第１図は本発明の実施例を示す回路図、第２図は従来例
を示す回路図である。
を示す回路図である。
Claims (1)
- （１）複数のワード線と、 複数対のビット線と、 該各対のビット線と前記ワード線の交点に各々設けられ
たメモリセルと、 前記各対のビット線間に各々設けられたセンスアンプと
、 前記各対のビット線間に各々接続されたビット線イコラ
イズ用ＭＯＳＦＥＴと、 一対の入出力線と、 該一対の入出力線間に接続された入出力線イコライズ用
ＭＯＳＦＥＴと、 電源電圧と接地電圧の中間電圧源と前記入出力線の各々
の間に設けられたプリチャージＭＯＳＦＥＴと、 前記一対の入出力線と前記各対のビット線の間に設けら
れた選択ＭＯＳＦＥＴと、 カラムアドレスに基ずいて前記選択ＭＯＳＦＥＴを選択
すると共にプリチャージ制御信号に基づいて前記全ての
選択ＭＯＳＦＥＴをオンするカラムアドレスデコーダと
、 を備え、プリチャージ期間は、前記入出力線を介して前
記各対のビット線のプリチャージがなされることを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016781A JPH03222189A (ja) | 1990-01-26 | 1990-01-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016781A JPH03222189A (ja) | 1990-01-26 | 1990-01-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03222189A true JPH03222189A (ja) | 1991-10-01 |
Family
ID=11925735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016781A Pending JPH03222189A (ja) | 1990-01-26 | 1990-01-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03222189A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52152128A (en) * | 1976-06-14 | 1977-12-17 | Nippon Telegr & Teleph Corp <Ntt> | Minute signal detection circuit |
| JPS5429936A (en) * | 1977-08-10 | 1979-03-06 | Hitachi Ltd | Pre-amplifier |
| JPS63244392A (ja) * | 1987-03-31 | 1988-10-11 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH01155590A (ja) * | 1987-12-14 | 1989-06-19 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ |
| JPH01223692A (ja) * | 1988-03-01 | 1989-09-06 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
-
1990
- 1990-01-26 JP JP2016781A patent/JPH03222189A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52152128A (en) * | 1976-06-14 | 1977-12-17 | Nippon Telegr & Teleph Corp <Ntt> | Minute signal detection circuit |
| JPS5429936A (en) * | 1977-08-10 | 1979-03-06 | Hitachi Ltd | Pre-amplifier |
| JPS63244392A (ja) * | 1987-03-31 | 1988-10-11 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH01155590A (ja) * | 1987-12-14 | 1989-06-19 | Mitsubishi Electric Corp | ダイナミックランダムアクセスメモリ |
| JPH01223692A (ja) * | 1988-03-01 | 1989-09-06 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0177776B1 (ko) | 고집적 반도체 메모리 장치의 데이타 센싱회로 | |
| US6259623B1 (en) | Static random access memory (SRAM) circuit | |
| JP2611504B2 (ja) | 半導体メモリ | |
| JP3101298B2 (ja) | 半導体メモリ装置 | |
| US7339850B2 (en) | Semiconductor memory device allowing high-speed data reading | |
| US6104655A (en) | Semiconductor storage device | |
| US6320806B1 (en) | Input/output line precharge circuit and semiconductor memory device adopting the same | |
| US5323345A (en) | Semiconductor memory device having read/write circuitry | |
| EP0834883B1 (en) | Semiconductor nonvolatile memory device | |
| US6137730A (en) | Buffered bit-line for faster sensing and higher data rate in memory devices | |
| US5278799A (en) | Semiconductor memory circuit | |
| US5227697A (en) | Dynamic type semiconductor memory | |
| US5097450A (en) | Semiconductor memory device having a plurality of memory blocks | |
| JPH0636556A (ja) | ダイナミックｒａｍ | |
| US5515315A (en) | Dynamic random access memory | |
| KR20030003093A (ko) | 반도체기억장치 및 이를 사용한 정보기기 | |
| US5594681A (en) | Dynamic random access memory wherein timing of completion of data reading is advanced | |
| JP2005346749A (ja) | 半導体集積回路 | |
| JP3723615B2 (ja) | ダイナミック型半導体記憶装置 | |
| JPH09270195A (ja) | 半導体記憶装置 | |
| KR20000003989A (ko) | 재쓰기회로를 갖는 스태틱램 디바이스 | |
| JP2008103055A (ja) | メモリ | |
| JP3085526B2 (ja) | 記憶装置 | |
| JP2555156B2 (ja) | ダイナミックｒａｍ | |
| US7142465B2 (en) | Semiconductor memory |