JPH01155590A - ダイナミックランダムアクセスメモリ - Google Patents
ダイナミックランダムアクセスメモリInfo
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- JPH01155590A JPH01155590A JP62315596A JP31559687A JPH01155590A JP H01155590 A JPH01155590 A JP H01155590A JP 62315596 A JP62315596 A JP 62315596A JP 31559687 A JP31559687 A JP 31559687A JP H01155590 A JPH01155590 A JP H01155590A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ダイナミックランダムアクセスメモリに関
し、特にそのセンス回路活性化信号とその発生回路に関
するものである。
し、特にそのセンス回路活性化信号とその発生回路に関
するものである。
第６図（ａ）は従来のダイナミックランダムアクセスメ
モリのセンス回路を示す図であり、また第６図中）は、
これに入力されるセンス回路活性化信号のタイミングを
示す図である。第６図＜ｂ）に示されるセンス回路活性
化信号φ、１．φ、２はそれぞれ第６図（ａ）に示され
るセンス回路ＳＣのトランジスタＱ、、Ｑ、に入力され
る。信号φ、１がＴ＋のタイミングでＬｏｗレベルから
旧レベルへ移るとトランジスタＱ、がオンし、センスア
ンプが活性化されセンス動作が開始される。センス動作
開始直後はセンスされる電位差が小さいため、センス動
作は徐々に進めなければならない。センスされている電
位差が充分大きくなった時点でトランジスタＱ？をオン
し、センス動作をより速く進める。この時のトランジス
タＱ２をオンするタイミングがＴ２である。
モリのセンス回路を示す図であり、また第６図中）は、
これに入力されるセンス回路活性化信号のタイミングを
示す図である。第６図＜ｂ）に示されるセンス回路活性
化信号φ、１．φ、２はそれぞれ第６図（ａ）に示され
るセンス回路ＳＣのトランジスタＱ、、Ｑ、に入力され
る。信号φ、１がＴ＋のタイミングでＬｏｗレベルから
旧レベルへ移るとトランジスタＱ、がオンし、センスア
ンプが活性化されセンス動作が開始される。センス動作
開始直後はセンスされる電位差が小さいため、センス動
作は徐々に進めなければならない。センスされている電
位差が充分大きくなった時点でトランジスタＱ？をオン
し、センス動作をより速く進める。この時のトランジス
タＱ２をオンするタイミングがＴ２である。
第７図（ａ）は従来のダイナミックランダムアクセスメ
モリのセンス回路活性化信号発生回路を示す図である。
モリのセンス回路活性化信号発生回路を示す図である。
センス回路活性化信号を発生するための入力信号ＳＳ及
びＳ Ｓ ＋ はそれぞれトランジスタＱ、。、Ｑ６の
ゲート電極及びトランジスタＱ、。。
びＳ Ｓ ＋ はそれぞれトランジスタＱ、。、Ｑ６の
ゲート電極及びトランジスタＱ、。。
Ｑｔ、のゲート電極に接続する。トランジスタＱ３゜の
第１のノードはＶＣＣに接続し、トランジスタＱ、。の
第２０ノードとトランジスタＱ１６の第１のノードを接
続し、トランジスタＱＩｏの第２のノードとトランジス
タＱｈの第１のノード、トランジスタＱｔ、の第１のノ
ードを接続する。トランジスタＱ６ 、 Ｑｔ。の第
２のノードは共に基準電位に接続する。トランジスタＱ
、。の第２のノードとトランジスタＱｂ 、 Ｑｚ。
第１のノードはＶＣＣに接続し、トランジスタＱ、。の
第２０ノードとトランジスタＱ１６の第１のノードを接
続し、トランジスタＱＩｏの第２のノードとトランジス
タＱｈの第１のノード、トランジスタＱｔ、の第１のノ
ードを接続する。トランジスタＱ６ 、 Ｑｔ。の第
２のノードは共に基準電位に接続する。トランジスタＱ
、。の第２のノードとトランジスタＱｂ 、 Ｑｚ。
の第１のノードとの接続点に現われる信号を反転回路の
入力とし、その反転回路の出力を第１のセンス回路活性
化信号φｓ１とすると共に遅延回路の入力として接続し
、その遅延回路の出力を第２のセンス回路活性化信号φ
、２とする。第７図（ｂ）にはセンス回路活性化信号φ
、Ｉ、φ、ｔをセンス回路活性化信号発生信号ＳＳによ
り発生するタイミングを示している。タイミングＴＩ以
前では、センス回路活性化信号発生信号ＳＳ。
入力とし、その反転回路の出力を第１のセンス回路活性
化信号φｓ１とすると共に遅延回路の入力として接続し
、その遅延回路の出力を第２のセンス回路活性化信号φ
、２とする。第７図（ｂ）にはセンス回路活性化信号φ
、Ｉ、φ、ｔをセンス回路活性化信号発生信号ＳＳによ
り発生するタイミングを示している。タイミングＴＩ以
前では、センス回路活性化信号発生信号ＳＳ。
Ｓ Ｓ ＋ はＬｏｗレベルであるため、トランジスタ
Ｑ、。、Ｑ３゜はオン状態となりトランジスタＱ１０の
第２のノードは旧レベルとなり、センス回路活性化信号
φ５５．φ、２は共にＬｏ％ルベルである。タイミング
Ｔ、においてセンス回路活性化信号発生信号ＳＳが旧レ
ベルとなると、トランジスタＱＩＯはオフ状態となりト
ランジスタＱ、はオン状態となるため、トランジスタＱ
、。の第２のノードはＬｏｗレベルとなる。このトラン
ジスタＱ、。の第２のノードのＬｏｗレベルはただちに
反転回路により旧レベルとされ、第１のセンス回路活性
化信号φ８．を出力する。また、反転回路の出力は遅延
回路に人力され、タイミングＴｔにおいてＨｉレベルと
なる第２のセンス回路活性化信号φ、２を出力する。
Ｑ、。、Ｑ３゜はオン状態となりトランジスタＱ１０の
第２のノードは旧レベルとなり、センス回路活性化信号
φ５５．φ、２は共にＬｏ％ルベルである。タイミング
Ｔ、においてセンス回路活性化信号発生信号ＳＳが旧レ
ベルとなると、トランジスタＱＩＯはオフ状態となりト
ランジスタＱ、はオン状態となるため、トランジスタＱ
、。の第２のノードはＬｏｗレベルとなる。このトラン
ジスタＱ、。の第２のノードのＬｏｗレベルはただちに
反転回路により旧レベルとされ、第１のセンス回路活性
化信号φ８．を出力する。また、反転回路の出力は遅延
回路に人力され、タイミングＴｔにおいてＨｉレベルと
なる第２のセンス回路活性化信号φ、２を出力する。
従来のダイナミックランダムアクセスメモリは以上のよ
うに構成されているので、センス回路活性化信号はセン
ス動作を２回に分けて行うため、２つのタイミングが必
要であり、また、そのためにセンス回路活性化信号のセ
ンス回路への接続が複雑になるという問題があった。
うに構成されているので、センス回路活性化信号はセン
ス動作を２回に分けて行うため、２つのタイミングが必
要であり、また、そのためにセンス回路活性化信号のセ
ンス回路への接続が複雑になるという問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、センス回路活性化信号のタイミングを１つと
し、センス回路への接続を簡素化するとともに、その接
続に必要となる配線の面積を減らすことのできるダイナ
ミックランダムアクセスメモリを得ることを目的とする
。
たもので、センス回路活性化信号のタイミングを１つと
し、センス回路への接続を簡素化するとともに、その接
続に必要となる配線の面積を減らすことのできるダイナ
ミックランダムアクセスメモリを得ることを目的とする
。
この発明に係るダイナミックランダムアクセスメモリは
、センス回路活性化信号を、センス回路を非活性とする
レベルから少なくとも３種の中間レベルを経て活性とす
るレベルに移行させるようにしたものである。
、センス回路活性化信号を、センス回路を非活性とする
レベルから少なくとも３種の中間レベルを経て活性とす
るレベルに移行させるようにしたものである。
この発明においては、センス回路活性化信号がセンス回
路を非活性とするレベルから活性とするレベルへ徐々に
移行して行くことに−より、センス回路は非活性状態か
ら徐々に活性状態へ移行し、センス回路活性化信号の配
線を１つとすることができる。
路を非活性とするレベルから活性とするレベルへ徐々に
移行して行くことに−より、センス回路は非活性状態か
ら徐々に活性状態へ移行し、センス回路活性化信号の配
線を１つとすることができる。
この発明の一実施例を第１図を用いて説明する。
第１図（ｂ）において、φ３．はセンス回路活性化信号
である。信号φ３１はタイミングＴ、にＬｏｗレベルか
ら旧レベルへの移行を始め、タイミングＴ６に旧レベル
に達する。第１図（ａｌはこの信号φ８．が入力される
センス回路を示している。信号φｓＩがし咋レベルの時
は、トランジスタＱ９がオフしておりセンス動作はして
いない。信号φ３．がＬｏｗレベルから旧レベルへ移行
し始めるとトランジスタＱ９が徐々にオンして行き、セ
ンス回路ＳＣがしだいに活性化されセンス動作が進み、
センスされている電位差が充分となった時信号φ８．が
旧レベルとなるように、タイミングＴ６はプログラムさ
れている。
である。信号φ３１はタイミングＴ、にＬｏｗレベルか
ら旧レベルへの移行を始め、タイミングＴ６に旧レベル
に達する。第１図（ａｌはこの信号φ８．が入力される
センス回路を示している。信号φｓＩがし咋レベルの時
は、トランジスタＱ９がオフしておりセンス動作はして
いない。信号φ３．がＬｏｗレベルから旧レベルへ移行
し始めるとトランジスタＱ９が徐々にオンして行き、セ
ンス回路ＳＣがしだいに活性化されセンス動作が進み、
センスされている電位差が充分となった時信号φ８．が
旧レベルとなるように、タイミングＴ６はプログラムさ
れている。
第１図（ｂ）のタイミングを発生する回路構成の一例を
第２図（ａｌに示す。この図において、センス回路活性
化信号を発生するための信号ＳＳは、トランジスタＱ、
、、Ｑ、の各ゲート電極に接続されている。トランジス
タＱ１６の第１のノードはＶＣＣに接続され、第２のノ
ードは、信号ＣＬＫ １をゲート電極に接続されたトラ
ンジスタＱ３の第１のノードと、トランジスタＱ、ユの
第１のノードとに接続される。トランジスタＱ１３のゲ
ート電極は、トランジスタＱ１３の第２のノード、トラ
ンジスタＱ。
第２図（ａｌに示す。この図において、センス回路活性
化信号を発生するための信号ＳＳは、トランジスタＱ、
、、Ｑ、の各ゲート電極に接続されている。トランジス
タＱ１６の第１のノードはＶＣＣに接続され、第２のノ
ードは、信号ＣＬＫ １をゲート電極に接続されたトラ
ンジスタＱ３の第１のノードと、トランジスタＱ、ユの
第１のノードとに接続される。トランジスタＱ１３のゲ
ート電極は、トランジスタＱ１３の第２のノード、トラ
ンジスタＱ。
の第２のノード、信号ＣＬＫ２をゲート電極に接続され
たトランジスタＱ４の第１のノード、及びトランジスタ
Ｑ、４の第１のノードに接続される。
たトランジスタＱ４の第１のノード、及びトランジスタ
Ｑ、４の第１のノードに接続される。
トランジスタＱ、４のゲート電極は、トランジスタＱ１
４の第２のノード、トランジスタＱ４の第２のノード、
信号ＣＬＫ３をゲート電極に接続されたトランジスタＱ
ｓの第１のノード、及びトランジスタＱＩ５の第１のノ
ードに接続される。トランジスタＱ１．の第２のノード
は、トランジスタＱ、の第２のノードとトランジスタＱ
６の第１のノードとに接続される。トランジスタＱｈの
第２のノードは、基準電位に接続されている。トランジ
スタＱ Ｉｏの第２のノードは、トランジスタＱ８．の
ゲート電極とトランジスタＱ、のゲート電極とに接続さ
れている。トランジスタＱ、“７の第１のノードはＶＣ
Ｃに接続され、第２のノードはトランジスタＱ７の第１
０ノードに接続されるとともに、センス回路活性化信号
φ、Ｉとして出力される。トランジスタＱ？の第２のノ
ードは、基準電位に接続される。
４の第２のノード、トランジスタＱ４の第２のノード、
信号ＣＬＫ３をゲート電極に接続されたトランジスタＱ
ｓの第１のノード、及びトランジスタＱＩ５の第１のノ
ードに接続される。トランジスタＱ１．の第２のノード
は、トランジスタＱ、の第２のノードとトランジスタＱ
６の第１のノードとに接続される。トランジスタＱｈの
第２のノードは、基準電位に接続されている。トランジ
スタＱ Ｉｏの第２のノードは、トランジスタＱ８．の
ゲート電極とトランジスタＱ、のゲート電極とに接続さ
れている。トランジスタＱ、“７の第１のノードはＶＣ
Ｃに接続され、第２のノードはトランジスタＱ７の第１
０ノードに接続されるとともに、センス回路活性化信号
φ、Ｉとして出力される。トランジスタＱ？の第２のノ
ードは、基準電位に接続される。
第２図（ｂｌは、第２図（ａｌに示す回路のタイミング
図である。この図において、ＳＳはセンス回路活性化信
号発生信号であり、ＣＬＫＩ、ＣＬＫ２゜ＣＬＫ３はセ
ンス回路活性化信号φ、１のレベルをＬｏ−レベルから
旧レベルまで徐々に上げるタイミングを指定するための
信号である。信号ＳＳ、ＣＬＫ１．ＣＬＫ２．ＣＬＫ３
がＬｏｗレベルの時、信号φ、ＩはＬｏ−レベルである
。タイミングＴ、においてＳＳが旧レベルになると、ト
ランジスタＱ１゜はオフし、トランジスタＱｂ 、 Ｑ
Ｉｚ、 Ｑ１０．ＱＩｚがオンし、トランジスタＱｌ
？、Ｑｔのゲート電位はｌ Ｖｔｏ＋＊＋ ＶＴＭ＋４
＋ Ｖｔ、ｌ＋ｓ ｌ トなる。ココアＶＴ）ｌＩｆｆ
＋ ”ＴＨ１４＋ Ｖ’ｔ）Ｉ＋ｓはそれぞれトラ
ンジスタＱ Ｉ ２ 、 Ｑ Ｉａ 、 Ｑ ｔ
ｓのしきい値電圧である。タイミングＴ、には信号ＣＬ
Ｋ １が旧レベルとなりトランジスタＱ３がオンし、ト
ランジスタＱｌ、、Ｑ。
図である。この図において、ＳＳはセンス回路活性化信
号発生信号であり、ＣＬＫＩ、ＣＬＫ２゜ＣＬＫ３はセ
ンス回路活性化信号φ、１のレベルをＬｏ−レベルから
旧レベルまで徐々に上げるタイミングを指定するための
信号である。信号ＳＳ、ＣＬＫ１．ＣＬＫ２．ＣＬＫ３
がＬｏｗレベルの時、信号φ、ＩはＬｏ−レベルである
。タイミングＴ、においてＳＳが旧レベルになると、ト
ランジスタＱ１゜はオフし、トランジスタＱｂ 、 Ｑ
Ｉｚ、 Ｑ１０．ＱＩｚがオンし、トランジスタＱｌ
？、Ｑｔのゲート電位はｌ Ｖｔｏ＋＊＋ ＶＴＭ＋４
＋ Ｖｔ、ｌ＋ｓ ｌ トなる。ココアＶＴ）ｌＩｆｆ
＋ ”ＴＨ１４＋ Ｖ’ｔ）Ｉ＋ｓはそれぞれトラ
ンジスタＱ Ｉ ２ 、 Ｑ Ｉａ 、 Ｑ ｔ
ｓのしきい値電圧である。タイミングＴ、には信号ＣＬ
Ｋ １が旧レベルとなりトランジスタＱ３がオンし、ト
ランジスタＱｌ、、Ｑ。
のゲート電位はｌ ＶｔＨ＋４＋ ＶＴＲ１５ｌとなり
、タイミングＴ４には信号ＣＬＫ２がオンし、トランジ
スタＱｌ？、Ｑ？のゲート電位はｌ Ｖｔｎｔｓ ｌと
なる。
、タイミングＴ４には信号ＣＬＫ２がオンし、トランジ
スタＱｌ？、Ｑ？のゲート電位はｌ Ｖｔｎｔｓ ｌと
なる。
さらに、タイミングＴ５では信号ＣＬＫ３が旧レベルと
なりトランジスタＱｓがオンし、トランジスタＱＩ７１
Ｑ７のゲート電位は零となる。信号φＳ、は、トラン
ジスタＱｌ？、Ｑ？のゲート電位により変化するため、
タイミングＴ、からＴ６までの期間にＬｏｗレベルから
Ｈｉレベルに移行する過程で３種類の中間レベルを示す
こととなる。また、Ｔ３１ Ｔ４１ Ｔ５のタイミング
を選ぶことにより、Ｔ＋からＴ６までの時間を変えるこ
ともできる。
なりトランジスタＱｓがオンし、トランジスタＱＩ７１
Ｑ７のゲート電位は零となる。信号φＳ、は、トラン
ジスタＱｌ？、Ｑ？のゲート電位により変化するため、
タイミングＴ、からＴ６までの期間にＬｏｗレベルから
Ｈｉレベルに移行する過程で３種類の中間レベルを示す
こととなる。また、Ｔ３１ Ｔ４１ Ｔ５のタイミング
を選ぶことにより、Ｔ＋からＴ６までの時間を変えるこ
ともできる。
第３図は第１図中）のタイミングを発生゛する回路の他
の例を示す図である。ダイナミックランダムアクセスメ
モリの記憶容量が増加すると、読み出し、書き込み時に
流れる電源電流が増加し、そのために発生するノイズが
電源電圧に加わり、動作余裕を狭くする。また、消費電
力も増加し、発生する熱も増加する。この問題の解決の
一方法として、センス回路の分割動作がある。この方法
は、外部からダイナミックランダムアクセスメモリに加
えられるアドレス信号により作られる内部信号の組合せ
により、メモリ領域を複数に分割すると同時に、その内
部信号の組合せによりその複数に分割されているメモリ
領域の少なくとも１つの領域を選択しないような選択信
号を発生する回路を有している。分割しない場合には、
全てのメモリ領域のセンス回路が動作するが、分割動作
の場合には、選択されていないメモリ領域があり、その
領域に存在するセンス回路は動作しない。従って、動作
しないセンス回路が存在する分だけ、電源電流、消費電
力を少なくすることができる。第３図（ａｌはこのよう
なセンス回路の分割動作の場合のセンス回路活性化信号
発生回路の回路構成を示し、第３図（１））は第３図（
ａ）の回路における各クロックのタイミングを示す。こ
こで、石は分割動作するセンス回路の選択信号である。
の例を示す図である。ダイナミックランダムアクセスメ
モリの記憶容量が増加すると、読み出し、書き込み時に
流れる電源電流が増加し、そのために発生するノイズが
電源電圧に加わり、動作余裕を狭くする。また、消費電
力も増加し、発生する熱も増加する。この問題の解決の
一方法として、センス回路の分割動作がある。この方法
は、外部からダイナミックランダムアクセスメモリに加
えられるアドレス信号により作られる内部信号の組合せ
により、メモリ領域を複数に分割すると同時に、その内
部信号の組合せによりその複数に分割されているメモリ
領域の少なくとも１つの領域を選択しないような選択信
号を発生する回路を有している。分割しない場合には、
全てのメモリ領域のセンス回路が動作するが、分割動作
の場合には、選択されていないメモリ領域があり、その
領域に存在するセンス回路は動作しない。従って、動作
しないセンス回路が存在する分だけ、電源電流、消費電
力を少なくすることができる。第３図（ａｌはこのよう
なセンス回路の分割動作の場合のセンス回路活性化信号
発生回路の回路構成を示し、第３図（１））は第３図（
ａ）の回路における各クロックのタイミングを示す。こ
こで、石は分割動作するセンス回路の選択信号である。
また、第４図、第５図はそれぞれセンス回路活性化信号
発生回路のさらに他の例を示す図である。
発生回路のさらに他の例を示す図である。
第４図の回路は、第３図（ａ）に示すトランジスタＱ１
９のゲートに容量Ｃを設け、信号φ、１の波形をよりな
めらかにしたものである。
９のゲートに容量Ｃを設け、信号φ、１の波形をよりな
めらかにしたものである。
以上のように、この発明に係るダイナミックランダムア
クセスメモリによれば、センス回路１１−活性から活性
へ移行させるセンス回路活性化信号を、少なくとも３種
の中間レベルを有するようにしたので、センス回路活性
化信号は１種類でよく、そのためのセンス回路への接続
を簡素化することができ、またそのための配線に必要な
面積を少なくできる効果がある。
クセスメモリによれば、センス回路１１−活性から活性
へ移行させるセンス回路活性化信号を、少なくとも３種
の中間レベルを有するようにしたので、センス回路活性
化信号は１種類でよく、そのためのセンス回路への接続
を簡素化することができ、またそのための配線に必要な
面積を少なくできる効果がある。
第１図（ａ）はこの発明の一実施例によるダイナミック
ランダムアクセスメモリのセンス回路を示す図、第１図
（′ｂ）はこの発明の一実施例によるセンス回路活性化
信号のタイミング図、第２図（ａ）はそのセンス回路活
性化信号を実現するための回路の一例を示す図、第２図
（ｂ）はその各クロックのタイミング図、第３図（ａｌ
はセンス回路分割動作を行う場合に第１図（ｂ）のセン
ス回路活性化信号を実現するための回路の一例を示す図
、第３図（ｂ）はその各クロックのタイミング図、第４
図、第５図はそれぞれ第１図山）のセンス回路活性化信
号を実現するための他の例を示す図、第６図＜ａ）は従
来のダイナミックランダムアクセスメモリのセンス回路
を示す図、第６図（ｂ）は従来のセンス回路活性化信号
のタイミング図、第７図（ａ）は従来のセンス回路活性
化信号の発生回路を示す図、第７図（ｂ）はそのタイミ
ング図である。 Ｑ３ないしＱ、は第１導電型のＭＯＳ Ｆ ＥＴ、Ｑ、
、、Ｑ、、ないしＱ、ｓ、Ｑ、７ないしＱｌ、は第２導
電型のＭＯＳＦＥＴ、ＳＳはセンス回路活性化信号を発
生させるための信号、φ３１はセンス回路活性化信号、
乙はセンス回路選択信号、ＣＬＫｌ。 ＣＬＫ２．ＣＬＫ３はセンス回路活性化信号の制御信号
、Ｔ、はセンス開始時間、Ｔ３．Ｔ、、Ｔ、はそれぞれ
信号ＣＬＫＩ、ＣＬＫ２．ＣＬＫ３が旧レベルになる時
、Ｔｂはセンス活性化信号が旧レベルになる時である。 なお、図中、同一符号は、同一、又は相当部分を示す。
ランダムアクセスメモリのセンス回路を示す図、第１図
（′ｂ）はこの発明の一実施例によるセンス回路活性化
信号のタイミング図、第２図（ａ）はそのセンス回路活
性化信号を実現するための回路の一例を示す図、第２図
（ｂ）はその各クロックのタイミング図、第３図（ａｌ
はセンス回路分割動作を行う場合に第１図（ｂ）のセン
ス回路活性化信号を実現するための回路の一例を示す図
、第３図（ｂ）はその各クロックのタイミング図、第４
図、第５図はそれぞれ第１図山）のセンス回路活性化信
号を実現するための他の例を示す図、第６図＜ａ）は従
来のダイナミックランダムアクセスメモリのセンス回路
を示す図、第６図（ｂ）は従来のセンス回路活性化信号
のタイミング図、第７図（ａ）は従来のセンス回路活性
化信号の発生回路を示す図、第７図（ｂ）はそのタイミ
ング図である。 Ｑ３ないしＱ、は第１導電型のＭＯＳ Ｆ ＥＴ、Ｑ、
、、Ｑ、、ないしＱ、ｓ、Ｑ、７ないしＱｌ、は第２導
電型のＭＯＳＦＥＴ、ＳＳはセンス回路活性化信号を発
生させるための信号、φ３１はセンス回路活性化信号、
乙はセンス回路選択信号、ＣＬＫｌ。 ＣＬＫ２．ＣＬＫ３はセンス回路活性化信号の制御信号
、Ｔ、はセンス開始時間、Ｔ３．Ｔ、、Ｔ、はそれぞれ
信号ＣＬＫＩ、ＣＬＫ２．ＣＬＫ３が旧レベルになる時
、Ｔｂはセンス活性化信号が旧レベルになる時である。 なお、図中、同一符号は、同一、又は相当部分を示す。
Claims (7)
- （１）センス回路を非活性から活性へ移行させるための
、非活性とするレベルから少なくとも３種の中間レベル
を経て活性とするレベルに移行するセンス回路活性化信
号を発生するセンス回路活性化信号発生回路を具備した
ことを特徴とするダイナミックランダムアクセスメモリ
。 - （２）上記センス回路活性化信号のレベルの移行時間を
タイミングにより制御する回路を具備したことを特徴と
する特許請求の範囲第１項記載のダイナミックランダム
アクセスメモリ。 - （３）上記センス回路活性化信号発生回路は、ソースが
それぞれ第２、第１の電位に接続されゲートに第１の制
御信号を受ける第１、第２導電型の第１、第２ＭＯＳＦ
ＥＴと、該第１、第２ＭＯＳＦＥＴのドレイン間に直列
に接続されゲートにそれぞれ第２、第３、第４の制御信
号を受ける第１導電型の第３、第４、第５ＭＯＳＦＥＴ
と、上記第１、第２ＭＯＳＦＥＴのドレイン間に直列に
接続されゲートとドレインが接続される第２導電型の第
６、第７、第８ＭＯＳＦＥＴと、上記第２、第１の電位
間に直列に接続されゲートが上記第２ＭＯＳＦＥＴのド
レインに接続される第１、第２導電型の第９、第１０Ｍ
ＯＳＦＥＴとからなり、上記第９、第１０ＭＯＳＦＥＴ
の接続点を出力とするものであることを特徴とする特許
請求の範囲第２項記載のダイナミックランダムアクセス
メモリ。 - （４）複数に分割されたメモリアレイを有し、上記セン
ス回路活性化信号発生回路は、１つのメモリサイクル中
に上記分割されたメモリアレイの一部のみを活性化する
メモリアレイの分割動作を可能とする回路を具備したも
のであることを特徴とする特許請求の範囲第２項記載の
ダイナミックランダムアクセスメモリ。 - （５）上記センス回路活性化信号発生回路は、ソースが
それぞれ第２、第１の電位に接続されゲートに第１の制
御信号を受ける第１、第２導電型の第１、第２ＭＯＳＦ
ＥＴと、該第１、第２ＭＯＳＦＥＴのドレイン間に直列
に接続されゲートにそれぞれ第２、第３、第４の制御信
号を受ける第１導電型の第３、第４、第５ＭＯＳＦＥＴ
と、上記第１、第２ＭＯＳＦＥＴのドレイン間に直列に
接続されゲートとドレインが接続される第２導電型の第
６、第７、第８ＭＯＳＦＥＴと、ソースがそれぞれ上記
第２、第１の電位に接続されゲートに反転回路を介して
上記第１の制御信号を受ける第１、第２導電型の第９、
第１０ＭＯＳＦＥＴと、ソースがそれぞれ上記第２の電
位、上記第１０ＭＯＳＦＥＴのドレインに接続されゲー
トに上記分割動作のための第５の制御信号を受ける第１
、第２導電型の第１１、第１２Ｍ〇ＳＦＥＴと、上記第
９、第１１ＭＯＳＦＥＴのドレインと上記第１２ＭＯＳ
ＦＥＴのドレイン間に接続されゲートが上記第２ＭＯＳ
ＦＥＴのドレインに接続される第２導電型の第１３ＭＯ
ＳＦＥＴとからなり、上記第９、第１０ＭＯＳＦＥＴと
第１３ＭＯＳＦＥＴとの接続点を出力とするものである
ことを特徴とする特許請求の範囲第４項記載のダイナミ
ックランダムアクセスメモリ。 - （６）上記第２ＭＯＳＦＥＴのドレインに容量を付加し
たことを特徴とする特許請求の範囲第５項記載のダイナ
ミックランダムアクセスメモリ。 - （７）上記センス回路活性化信号発生回路は、ソースが
それぞれ第２、第１の電位に接続されゲートに反転回路
を介して第１の制御信号を受ける第１、第２導電型の第
１、第２ＭＯＳＦＥＴと、該第１、第２ＭＯＳＦＥＴの
ドレイン間に直列に接続されゲートにそれぞれ反転回路
を介して第２、第３、第４の制御信号を受ける第２導電
型の第３、第４、第５ＭＯＳＦＥＴと、上記第１、第２
ＭＯＳＦＥＴのドレイン間に直列に接続されゲートとド
レインが接続される第１導電型の第６、第７、第８ＭＯ
ＳＦＥＴと、ソースがそれぞれ上記第２、第１の電位に
接続されゲートに反転回路を介して上記第１の制御信号
を受ける第１、第２導電型の第９、第１０ＭＯＳＦＥＴ
と、ソースがそれぞれ上記第２の電位、上記第１０ＭＯ
ＳＦＥＴのドレインに接続されゲートに上記分割動作の
ための第５の制御信号を受ける第１、第２導電型の第１
１、第１２ＭＯＳＦＥＴと、上記第９、第１１ＭＯＳＦ
ＥＴのドレインと上記第１２ＭＯＳＦＥＴのドレイン間
に接続されゲートが上記第１ＭＯＳＦＥＴのドレインに
接続される第１導電型の第１３ＭＯＳＦＥＴとからなり
、上記第９、第１０ＭＯＳＦＥＴと第１３ＭＯＳＦＥＴ
との接続点を出力とするものであることを特徴とする特
許請求の範囲第４項記載のダイナミックランダムアクセ
スメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62315596A JPH01155590A (ja) | 1987-12-14 | 1987-12-14 | ダイナミックランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62315596A JPH01155590A (ja) | 1987-12-14 | 1987-12-14 | ダイナミックランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01155590A true JPH01155590A (ja) | 1989-06-19 |
Family
ID=18067255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62315596A Pending JPH01155590A (ja) | 1987-12-14 | 1987-12-14 | ダイナミックランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01155590A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03222189A (ja) * | 1990-01-26 | 1991-10-01 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| JPH03222187A (ja) * | 1990-01-26 | 1991-10-01 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| US7577045B2 (en) | 2006-07-07 | 2009-08-18 | Elpida Memory, Inc. | Semiconductor memory device |
-
1987
- 1987-12-14 JP JP62315596A patent/JPH01155590A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03222189A (ja) * | 1990-01-26 | 1991-10-01 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| JPH03222187A (ja) * | 1990-01-26 | 1991-10-01 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| US7577045B2 (en) | 2006-07-07 | 2009-08-18 | Elpida Memory, Inc. | Semiconductor memory device |
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