JPH03129923A - 分周比の切換え可能な分周回路 - Google Patents
分周比の切換え可能な分周回路Info
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- JPH03129923A JPH03129923A JP1266225A JP26622589A JPH03129923A JP H03129923 A JPH03129923 A JP H03129923A JP 1266225 A JP1266225 A JP 1266225A JP 26622589 A JP26622589 A JP 26622589A JP H03129923 A JPH03129923 A JP H03129923A
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- Japan
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- frequency division
- circuit
- stage
- division ratio
- frequency
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は分周回路に関し、特に分周比を切換え可能とす
ることで高周波ＰＬＬ回路に適した分周回路に関する。
ることで高周波ＰＬＬ回路に適した分周回路に関する。
（従来の技術）
従来のこの種回路について第５図を参照して説明する。
この回路は、２相クロックｃｋ、ｃｋにより同時に動作
する縦続接続された２段のＤタイプのフリップフロップ
回路ＤＦ１、ＤＦ２と、ゲートスイッチＧ２、及び２人
力ゲート回路Ｇ１とにより構成される。２相クロックｃ
ｋ、ｃｋは。
する縦続接続された２段のＤタイプのフリップフロップ
回路ＤＦ１、ＤＦ２と、ゲートスイッチＧ２、及び２人
力ゲート回路Ｇ１とにより構成される。２相クロックｃ
ｋ、ｃｋは。
人力周波数信号ＣＬＫを２相りロックバッファ回路ＡＭ
Ｉを通すことで得られる。フリップフロップ回路ＤＰＩ
、ＤＦ２はそれぞれ、２相クロツクｃｋにより交互にラ
ッチ動作とホールド動作を行うように縦続接続された２
段のＤタイプのラッチ回路で構成される。。２段目のフ
リップフロップ回路ＤＦ２の出力ＱをゲートスイッチＧ
２及び２人力ゲート回路Ｇ１を介して１段目のフリップ
フロップ回路ＤＰＩの入力に逆極性で帰還している。
Ｉを通すことで得られる。フリップフロップ回路ＤＰＩ
、ＤＦ２はそれぞれ、２相クロツクｃｋにより交互にラ
ッチ動作とホールド動作を行うように縦続接続された２
段のＤタイプのラッチ回路で構成される。。２段目のフ
リップフロップ回路ＤＦ２の出力ＱをゲートスイッチＧ
２及び２人力ゲート回路Ｇ１を介して１段目のフリップ
フロップ回路ＤＰＩの入力に逆極性で帰還している。
また、１段目のフリップフロップ回路ＤＰＩの出力０を
２人力ゲート回路Ｇ１を介して１段目のフリップフロッ
プ回路ＤＦ１の入力に逆極性で帰還している。
２人力ゲート回路Ｇ１を介して１段目のフリップフロッ
プ回路ＤＦ１の入力に逆極性で帰還している。
（発明が解決しようとする課題）
この回路では、２段目のフリップフロップ回路ＤＦ２の
出力波形が１段目のフリップフロップ回路ＤＦ１の入力
に達するまでにゲートスイッチＧ２及び２人力ゲート回
路Ｇ１を通るため遅延時間が多くなり、最高動作周波数
が低下してしまう欠点があった。
出力波形が１段目のフリップフロップ回路ＤＦ１の入力
に達するまでにゲートスイッチＧ２及び２人力ゲート回
路Ｇ１を通るため遅延時間が多くなり、最高動作周波数
が低下してしまう欠点があった。
本発明の課題は、フリップフロップ回路の出力の帰還回
路からゲートスイッチを分離できるようにして遅延時間
を少なくすることの出来る分周回路を提供することにあ
る。
路からゲートスイッチを分離できるようにして遅延時間
を少なくすることの出来る分周回路を提供することにあ
る。
（課題を解決するための手段）
本発明は、クロックにより交互にラッチ動作とホールド
動作を行う縦続接続された４段のＤタイプのラッチ手段
を含み、入力ゲート回路を通して２段目の前記ラッチ手
段の出力と４段目のラッチ手段の出力とをいずれも逆極
性で１段目の前記ラッチ手段の入力に帰還する分周回路
であって、３段目の前記ラッチ手段の出力と４段目の前
記ラッチ手段の入力との間の接続を１分周比切換え信号
を一方の入力とするゲート回路によるスイッチ手段を介
して行うことにより、分周比を切換え可能にしたことを
特徴とする。
動作を行う縦続接続された４段のＤタイプのラッチ手段
を含み、入力ゲート回路を通して２段目の前記ラッチ手
段の出力と４段目のラッチ手段の出力とをいずれも逆極
性で１段目の前記ラッチ手段の入力に帰還する分周回路
であって、３段目の前記ラッチ手段の出力と４段目の前
記ラッチ手段の入力との間の接続を１分周比切換え信号
を一方の入力とするゲート回路によるスイッチ手段を介
して行うことにより、分周比を切換え可能にしたことを
特徴とする。
なお、クロックとして単相クロックを用いる場合、前記
４段のラッチ手段は正論理及び負論理のラッチ手段を交
互に縦続接続したもので実現できる。
４段のラッチ手段は正論理及び負論理のラッチ手段を交
互に縦続接続したもので実現できる。
また、３段目の前記ラッチ手段の出力を、他の分周回路
により逐次分周し、該分周した信号と前記分周比切換え
信号とをゲート回路により合成し、該合成信号を前記ス
イッチ手段のための前記分周比切換え信号とすることで
分周比の大きな分周回路を実現できる。
により逐次分周し、該分周した信号と前記分周比切換え
信号とをゲート回路により合成し、該合成信号を前記ス
イッチ手段のための前記分周比切換え信号とすることで
分周比の大きな分周回路を実現できる。
（実施例）
以下に本発明の実施例について説明する。
第１図は本発明の第１の実施例を示す。
本実施例では、４段のＤタイプのラッチ回路ＤＬ１、Ｄ
Ｌ２、ＤＬ３．ＤＬ４が縦続接続され、３段目のラッチ
回路ＤＦ３と４段目のＤタイプのランチ回路ＤＦ４との
間にはオアゲート回路Ｇ４が接続されている。２段目と
４段目の出力０がそれぞれ、オアゲート回路Ｇ１に帰還
され、オアゲート回路Ｇ１の出力は１段目のラッチ回路
ＤＰＩの入力端子りに供給される。各ラッチ回路ＤＬ１
〜ＤＬ４はそれぞれ、端子ｃｐがハイレベルの時はラッ
チ動作（入力端子りへの入力を出力端子Ｑに伝達）シ、
端子ｃｐがローレベルの時はホールド動作（ラッチ動作
時の出力データＱを保持）する。モード信号ＭＳは分周
比切換えのための信号である。
Ｌ２、ＤＬ３．ＤＬ４が縦続接続され、３段目のラッチ
回路ＤＦ３と４段目のＤタイプのランチ回路ＤＦ４との
間にはオアゲート回路Ｇ４が接続されている。２段目と
４段目の出力０がそれぞれ、オアゲート回路Ｇ１に帰還
され、オアゲート回路Ｇ１の出力は１段目のラッチ回路
ＤＰＩの入力端子りに供給される。各ラッチ回路ＤＬ１
〜ＤＬ４はそれぞれ、端子ｃｐがハイレベルの時はラッ
チ動作（入力端子りへの入力を出力端子Ｑに伝達）シ、
端子ｃｐがローレベルの時はホールド動作（ラッチ動作
時の出力データＱを保持）する。モード信号ＭＳは分周
比切換えのための信号である。
動作について説明すると、入力周波数信号ＣＬＫを２相
りロックバッファ回路ＡＭＩを通すことにより互いに逆
極性の２相クロックｃｋ、ｃｋが得られる。２相クロツ
クｃｋがハイレベルの時はラッチ回路ＤＬ１、ＤＬ３が
ラッチ動作、ラッチ回路ＤＬ２、ＤＬ４がホールド動作
をし、２相クロツクｃｋがローレベルの時はラッチ回路
ＤＬＩ、ＤＬ３がホールド動作、ラッチ回路ＤＬ２、Ｄ
Ｌ４がラッチ動作をする。２段目のラッチ回路出力ｑ２
と４段目のラッチ回路出力ｑ４とをオアゲート回路Ｇ１
を通して得られる信号ｄ１を１段目のラッチ回路ＤＬ１
の入力端子りに加え、３段目のラッチ回路出力ｑ３とモ
ード信号ＭＳとをオアゲト回路Ｇ４を通して得られる信
号ｄ４を、４段目のラッチ回路ＤＬ４の入力端子りに供
給している。
りロックバッファ回路ＡＭＩを通すことにより互いに逆
極性の２相クロックｃｋ、ｃｋが得られる。２相クロツ
クｃｋがハイレベルの時はラッチ回路ＤＬ１、ＤＬ３が
ラッチ動作、ラッチ回路ＤＬ２、ＤＬ４がホールド動作
をし、２相クロツクｃｋがローレベルの時はラッチ回路
ＤＬＩ、ＤＬ３がホールド動作、ラッチ回路ＤＬ２、Ｄ
Ｌ４がラッチ動作をする。２段目のラッチ回路出力ｑ２
と４段目のラッチ回路出力ｑ４とをオアゲート回路Ｇ１
を通して得られる信号ｄ１を１段目のラッチ回路ＤＬ１
の入力端子りに加え、３段目のラッチ回路出力ｑ３とモ
ード信号ＭＳとをオアゲト回路Ｇ４を通して得られる信
号ｄ４を、４段目のラッチ回路ＤＬ４の入力端子りに供
給している。
出力信号ＯＵＴの分周比はモード信号ＭＳのレベルで決
まる。第１図の各部の信号は第２図に示されており、モ
ード信号ＭＳのレベルがハイレベルの時には２分周器作
、ローレベルの時には３分周器作を行う。但し、図中斜
線で示すように、モード信号ＭＳのレベルがローレベル
からハイレベルに変化（図中、ｔｌ）した後、ラッチ回
路ＤＬ３の出力ｑ３のレベルが最初にローレベルがらハ
イレベルに変化した時点ｔ２で２分周出力に変化する。
まる。第１図の各部の信号は第２図に示されており、モ
ード信号ＭＳのレベルがハイレベルの時には２分周器作
、ローレベルの時には３分周器作を行う。但し、図中斜
線で示すように、モード信号ＭＳのレベルがローレベル
からハイレベルに変化（図中、ｔｌ）した後、ラッチ回
路ＤＬ３の出力ｑ３のレベルが最初にローレベルがらハ
イレベルに変化した時点ｔ２で２分周出力に変化する。
また、モード信号ＭＳのレベルがハイレベルからローレ
ベルに変化（図中、ｔ３）した後、ラッチ回路ＤＬ３の
出力ｑ３のレベルが最初にローレベルからハイレベルに
変化した時点ｔ４で３分周出力に変化する。
ベルに変化（図中、ｔ３）した後、ラッチ回路ＤＬ３の
出力ｑ３のレベルが最初にローレベルからハイレベルに
変化した時点ｔ４で３分周出力に変化する。
各ラッチ回路のラッチ動作時間は、入力クロック周期の
１／２であるので、ラッチ回路の動作遅延時間をτＬ１
オアゲート回路の遅延時間をτ６とすると、最大動作周
波数ｆＨは、 ｆＨ−１／２ （τ、＋τＧ） で与えられる。
１／２であるので、ラッチ回路の動作遅延時間をτＬ１
オアゲート回路の遅延時間をτ６とすると、最大動作周
波数ｆＨは、 ｆＨ−１／２ （τ、＋τＧ） で与えられる。
一方、第５図の従来回路ではゲート回路を２つ通過する
ため、 ｆ、−１／２ （τ、＋２τＧ） で与えられ、本実施例より低くなることが明らかである
。
ため、 ｆ、−１／２ （τ、＋２τＧ） で与えられ、本実施例より低くなることが明らかである
。
なお、第１図の回路ではクロックとして２相クロツクを
用いているが、本発明は単相クロックでも実現できる。
用いているが、本発明は単相クロックでも実現できる。
これは正論理のラッチ回路と負論理のラッチ回路とを交
互に４段縦続接続すれば良い。正論理のラッチ回路は第
１図中の端子ｃｐの無いタイプであり、負論理のラッチ
回路は第１図中の端子ｃｐの無いタイプである。
互に４段縦続接続すれば良い。正論理のラッチ回路は第
１図中の端子ｃｐの無いタイプであり、負論理のラッチ
回路は第１図中の端子ｃｐの無いタイプである。
２分周／３分周出力を更に他の分周器で分周した出力信
号ＯＵＴをモード信号ＭＳに帰還することにより、１６
分周７１７分周切換え器、３２分周／３３分周切換え器
、６４分周／６５分周切換え器、１００分周／１０１分
周切換え器等に拡張できる。
号ＯＵＴをモード信号ＭＳに帰還することにより、１６
分周７１７分周切換え器、３２分周／３３分周切換え器
、６４分周／６５分周切換え器、１００分周／１０１分
周切換え器等に拡張できる。
第３図は上記のうち１６分周／１７分周切換え器の一例
を示す。この回路は第１図の回路に、縦続接続した３段
のＤタイプのフリップフロップＤＦｌｌ、ＤＦ１２、Ｄ
ＦｌＢによる分周回路とオアゲート回路Ｇ１１、Ｇ１２
、Ｇ１３とから成るゲート回路を接続したものである。
を示す。この回路は第１図の回路に、縦続接続した３段
のＤタイプのフリップフロップＤＦｌｌ、ＤＦ１２、Ｄ
ＦｌＢによる分周回路とオアゲート回路Ｇ１１、Ｇ１２
、Ｇ１３とから成るゲート回路を接続したものである。
３段目のラッチ回路ＤＬ３の出力ｑ３を、１段目のＤタ
イプのフリップフロップＤＦＩＩの端子Ｃｐに入力して
いる。各フリップフロップＤＰＩＩ。
イプのフリップフロップＤＦＩＩの端子Ｃｐに入力して
いる。各フリップフロップＤＰＩＩ。
ＤＦ１２、ＤＦｌＢはそれぞれ、その出力Ｑを次段のフ
リップフロップの端子ｃｐに入力し、出力０を自己の入
力端子りに帰還することにより、Ｔタイプのフリップフ
ロップとして作用する。モード信号ＭＳを一方の入力と
するオアゲート回路０１３に３段目のフリップフロップ
出力Ｑ（ｑ１３）を人力し、オアゲート回路Ｇ１３の出
力を一方の人力とするオアゲート回路Ｇ１２に２段目の
フリップフロップ出力Ｑ（ｑ１２）を入力している。
リップフロップの端子ｃｐに入力し、出力０を自己の入
力端子りに帰還することにより、Ｔタイプのフリップフ
ロップとして作用する。モード信号ＭＳを一方の入力と
するオアゲート回路０１３に３段目のフリップフロップ
出力Ｑ（ｑ１３）を人力し、オアゲート回路Ｇ１３の出
力を一方の人力とするオアゲート回路Ｇ１２に２段目の
フリップフロップ出力Ｑ（ｑ１２）を入力している。
更に、オアゲート回路Ｇ１２の出力を一方の入力とする
オアゲート回路Ｇｌｌに１段目のフリップフロップ出力
Ｑ（ａｌｌ）を入力している。オアゲート回路Ｇｌｌの
出力ｄｍは、オアゲート回路Ｇ４に入力される。
オアゲート回路Ｇｌｌに１段目のフリップフロップ出力
Ｑ（ａｌｌ）を入力している。オアゲート回路Ｇｌｌの
出力ｄｍは、オアゲート回路Ｇ４に入力される。
第３図の各部の信号は第４図に示す通りであり、モード
信号ＭＳのレベルがハイレベルの時には１６分周器作、
ローレベルの時には１７分周動作を行う。
信号ＭＳのレベルがハイレベルの時には１６分周器作、
ローレベルの時には１７分周動作を行う。
（発明の効果）
以上説明してきたように本発明によれば、縦続接続した
４段のラッチ回路の接続に介在するゲルト回路を１つで
済むようにしたことにより、ゲート回路に起因する遅延
時間を少なくし、動作周波数を高くすることができる。
４段のラッチ回路の接続に介在するゲルト回路を１つで
済むようにしたことにより、ゲート回路に起因する遅延
時間を少なくし、動作周波数を高くすることができる。
第１図は本発明の第１の実施例の構成図、第２図は第１
図の実施例の分周動作を説明するために各部の信号を示
した図、第３図は本発明の第２の実施例の構成図、第４
図は第３図の実施例の分周動作を説明するために各部の
信号を示した図、第５図は従来例の構成図。 図中、ＤＰＩ、ＤＦ２、ＤＬ１〜ＤＬ４はＤタイプのラ
ッチ回路、ＡＭＩは２相りロックバッファ回路。 第５図
図の実施例の分周動作を説明するために各部の信号を示
した図、第３図は本発明の第２の実施例の構成図、第４
図は第３図の実施例の分周動作を説明するために各部の
信号を示した図、第５図は従来例の構成図。 図中、ＤＰＩ、ＤＦ２、ＤＬ１〜ＤＬ４はＤタイプのラ
ッチ回路、ＡＭＩは２相りロックバッファ回路。 第５図
Claims (1)
- 【特許請求の範囲】 １）、クロックにより交互にラッチ動作とホールド動作
を行う縦続接続された４段のＤタイプのラッチ手段を含
み、入力ゲート回路を通して２段目の前記ラッチ手段の
出力と４段目の前記ラッチ手段の出力とをいずれも逆極
性で１段目の前記ラッチ手段の入力に帰還する分周回路
であって、３段目の前記ラッチ手段の出力と４段目の前
記ラッチ手段の入力との間の接続を、分周比切換え信号
を一方の入力とするゲート回路によるスイッチ手段を介
して行うことにより、分周比を切換え可能にしたことを
特徴とする分周比の切換え可能な分周回路。 ２）、請求項１記載の分周回路において、前記４段のラ
ッチ手段が、単相クロックにより交互にラッチ動作とホ
ールド動作を行う正論理ラッチ手段と負論理ラッチ手段
とを交互に縦続接続したものであることを特徴とする分
周比の切換え可能な分周回路。 ３）、請求項１あるいは２記載の分周回路において、３
段目の前記ラッチ手段の出力を、他の分周回路により逐
次分周し、該分周した信号と前記分周比切換え信号とを
ゲート回路により合成し、該合成信号を前記スイッチ手
段のための前記分周比切換え信号とすることを特徴とす
る分周比の切換え可能な分周回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1266225A JP3003078B2 (ja) | 1989-10-16 | 1989-10-16 | 分周比の切換え可能な分周回路 |
| US07/598,177 US5077764A (en) | 1989-10-16 | 1990-10-15 | Frequency dividing circuit capable of varying dividing ratio |
| KR1019900016440A KR940005006B1 (ko) | 1989-10-16 | 1990-10-16 | 분할비율이 변화될 수 있는 주파수 분할회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1266225A JP3003078B2 (ja) | 1989-10-16 | 1989-10-16 | 分周比の切換え可能な分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03129923A true JPH03129923A (ja) | 1991-06-03 |
| JP3003078B2 JP3003078B2 (ja) | 2000-01-24 |
Family
ID=17428006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1266225A Expired - Fee Related JP3003078B2 (ja) | 1989-10-16 | 1989-10-16 | 分周比の切換え可能な分周回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5077764A (ja) |
| JP (1) | JP3003078B2 (ja) |
| KR (1) | KR940005006B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5195111A (en) * | 1990-09-07 | 1993-03-16 | Nihon Musen Kabushiki Kaisha | Programmable frequency dividing apparatus |
| JP2611542B2 (ja) * | 1990-11-26 | 1997-05-21 | 三菱電機株式会社 | 可変分周回路 |
| JP2695535B2 (ja) * | 1991-04-18 | 1997-12-24 | 三菱電機株式会社 | タイマ入力制御回路及びカウンタ制御回路 |
| FI88567C (fi) * | 1991-07-04 | 1993-05-25 | Nokia Mobile Phones Ltd | En generell synkronisk 2N+1 -divisor |
| DE4340966C1 (de) * | 1993-12-01 | 1995-01-19 | Siemens Ag | Schaltungsanordnung zur Erzeugung gerader Tastverhältnisse |
| EP0683566A1 (de) * | 1994-05-17 | 1995-11-22 | Siemens Aktiengesellschaft | Schaltungsanordnung zum Teilen eines Taktsignals |
| US5499280A (en) * | 1995-02-02 | 1996-03-12 | Qualcomm Incorporated | Clock signal generation |
| US5552732A (en) * | 1995-04-25 | 1996-09-03 | Exar Corporation | High speed divide by 1.5 clock generator |
| FR2734966B1 (fr) * | 1995-05-31 | 1997-08-14 | Sgs Thomson Microelectronics | Diviseur programmable rapide |
| US20020089353A1 (en) * | 1998-07-13 | 2002-07-11 | Abdellatif Bellaouar | Current mode logic gates for low-voltage high-speed applications |
| US6707326B1 (en) * | 1999-08-06 | 2004-03-16 | Skyworks Solutions, Inc. | Programmable frequency divider |
| JP2002246895A (ja) * | 2001-02-16 | 2002-08-30 | Mitsubishi Electric Corp | カウンタ回路 |
| US9438257B1 (en) * | 2015-07-02 | 2016-09-06 | Aura Semiconductor Pvt. Ltd | Programmable frequency divider providing output with reduced duty-cycle variations over a range of divide ratios |
| KR102099465B1 (ko) * | 2018-09-27 | 2020-04-10 | 현대오트론 주식회사 | 신호 분배 장치 및 그 동작 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994444U (ja) * | 1982-12-15 | 1984-06-27 | 三洋電機株式会社 | ２モジユラスプリスケ−ラ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5017958A (ja) * | 1973-06-19 | 1975-02-25 | ||
| JPS5673907A (en) * | 1979-11-21 | 1981-06-19 | Hitachi Ltd | Frequency divider |
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| US4703495A (en) * | 1986-05-23 | 1987-10-27 | Advanced Micro Device, Inc. | High speed frequency divide-by-5 circuit |
-
1989
- 1989-10-16 JP JP1266225A patent/JP3003078B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-15 US US07/598,177 patent/US5077764A/en not_active Expired - Fee Related
- 1990-10-16 KR KR1019900016440A patent/KR940005006B1/ko not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994444U (ja) * | 1982-12-15 | 1984-06-27 | 三洋電機株式会社 | ２モジユラスプリスケ−ラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3003078B2 (ja) | 2000-01-24 |
| KR910008964A (ko) | 1991-05-31 |
| US5077764A (en) | 1991-12-31 |
| KR940005006B1 (ko) | 1994-06-09 |
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