JPH0322295A - Ｅｅｐｒｏｍ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮拵立１ 本発明は、ＥＥＰＲＯＭ装置に関するものであって、更
に詳細には、電流ミラーを具備し差動的検知を使用する
二重トランジスタＥＥＰＲＯＭセルに関する６のである
， 征』りＬ街 従来のＥＥＰＲＯＭセルは、単一のＥＥＰＲＯＭトラン
ジスタを有しており、それは電荷を格納することにより
単一ビットのデータを表わす．該トランジスタは、プロ
グラミング即ち書込み動作期間中に充電又は放電される
．次いで、ＥＥＰＲＯＭＩ−ランジスタのソース又はド
レインをＥＥＰＲＯＭＩ−ランジスタ上の電荷を基準電
圧と比較するセンスアンプへ結合することにより読取り
動作期間中に読取られる。

シエラセミコンダクタコーポレーションは、二重ＥＥＰ
ＲＯＭＩ−ランジスタスイッチを具備するＣＭＯＳラッ
チ（フリップフロップ）を使用するＥＥＰＲＯＭセル（
エレクトロニクス、１９８６年３月１７日、３０−３４
頁）を開示している．この二重ＥＥＰＲＯＭＩ−ランジ
スタスイッチは、一個のＥＥＩ’ｊＲＯＭトランジスタ
が充電されており且つ他方が充電されていないか又はそ
の逆の状態によって１ビットを表わす．差動的ラッチは
，これらＥＥＰＲＯＭＩ−ランジスタスイッチ間の電荷
における差異を検知し、その際にＥＥＰＲＯＭセル内に
格納される値を決定する． ドレイン上の高電圧はデータエラーを発生させるので、
このシエラＥＥＰＲＯＭセル用の供給電圧は、ＯＶと約
６Ｖとの間の範囲内になければならない．更に、差動的
ラッチであるので、読取り期間中にＶ　ｃｃはクルス動
作されねばならない．従って、ＥＥＰＲＯＭセルを読取
るために必要とされるアクセス時間は、このパルス時間
だけ増加される．更に、寄生容量及び不均衡な雑音結合
が、パルスによって発生される過渡的状態のためにＥＥ
ＰＲＯＭセルにおいて不正確な読取りを発生させる場合
がある．更に、ＥＥＰＲＯＭ装置用の読取り及び書込み
回路は、ＥＥＰＲＯＭセルの保護及び制御のために分離
されている．ｋ一刀 本発明は，以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、改良したＥＥＰＲＯ
Ｍ装置、特に電流ミラーを具備し差動的検知を使用する
二重トランジスタＥＥＰＲＯＭセルを提供することを目
的とする．盈一見 本発明は，電荷を格納するための二重ＥＥＰＲＯＭトラ
ンジスタブロックを具備すると共にこれらブロック間の
電荷における差異を決定するための電流ミラーを具備す
るＥＥＰＲＯＭメモリセルを提供するものである．書込
み動作期間中、一方のＥＥＰＲＯＭトランジスタブロッ
ク内のトランジスタは充電され，一方前記トランジスタ
ブロック内のトランジスタは放電される．読取り動作期
間中、電流ミラーは、他方のＥＥＰＲＯＭトランジスタ
ブロックの各々に対し等しい電流を供給しようとする．
しかしながら、各ブロックは異なった電荷を有している
ので，電流ミラーの一方の脚部を介してより多くの電流
が強制的に流される．この結果、′電流ミラーの脚部を
横断して電圧差が発生し、その電圧差は電圧センサによ
って読取ることが可能である． 本発明は、更に、ＥＥＰＲＯＭセルによって表わされる
ビット値をラッチするための電流ミラーへ接続されたオ
プションのラッチを有している．このラッチのために．
ＥＥＰＲＯＭセルのすべての読取りに対して電流ミラー
は連続的にオンである必要はなく、従って消費される電
力が減少され且つセルによって発生される熱も減少され
る．本発明は、更に、読取り動作及び書込み動作の両方
に使用するための共通ビンを使用している．パワーダウ
ン／書込み（ＰＤＷ）を使用して，同時的に、電流ミラ
ーをイネーブル又はディスエーブルさせ、書込み動作期
間中に書込みイネーブル信号として電圧プログラミング
信号（ＶＰＰ）を接続し、読取り動作期間中に電圧基準
源としてＶＰＰを接続し、且つ所望時間で該ラッチをク
ーン才フ又はオンさせる．その結果、ＥＥＰＲＯＭセル
を動作するための所要の相互接続配綿の量は最小とされ
、その際に全体的寸法を減少させ且っＥＥＰＲＯＭセル
を使用する回路のエネルギ条件を減少させる． 本発明は．　ＥＥｐｐｏＭｔ−ランジスタブロック間の
電圧差を検知するために、電圧駆動型センサの代りに電
流駆動型センサ（１１流ミラー）を使用している．ｉｉ
流ミラーは、一層「劣悪な」環境条件（即ち、入力電圧
及び供給電圧のより大きな範囲において）動作すること
が可能であり、且つそれが必要とする空間はより少ない
ものである．藍旌男 以下，添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する． 第１図は、本発明の好適実施例を示したブロック図であ
る．ＥＥＰＲＯＭセル１０は、二個のＥＥＰＲＯＭトラ
ンジスタブロック１２Ｌ及び１２Ｒを使用している．二
個の同一のＥＥＰＲＯＭトランジスタブロックが存在し
ているので、周辺回路の殆どは対称的である．この対称
性を示すために、ブロック及びトランジスタ、又は前記
ブロック、トランジスタ又は装置と対称的なその他の装
置はＬ（左側）又はＲ（右側）を付して示してある． 両方のＥＥＰＲＯＭトランジスタブロックは、電流ミラ
ー１４の脚部へ電気的に結合されている．オプションの
ラッチｌ６は、電流ミラーの脚部の一方へ接続されてい
る．更に、四個のスイッチ１８，１９．２ＯＬ，２ＯＲ
及び２個インバータ２２．２４が示されている．本装置
は、電圧源（ＶＤＤ）及び接地（ＧＮＤ）を有している
．電圧プログラミング信号（ＶＰＰ）．パワーダウン／
書込み（ＰＤＷ）イネーブル信号、及び信号内データ（
Ｄ　Ｉ　Ｎ）の三つの入力がある．ｖＰＰ，ＰＤＷ，Ｄ
ＩＮは，ユーザ又はマイクロプロセサによって制御され
る．これらは、典型的には、例えば侶々の顧客又は適用
特定システムに対して開発されたシステム等のような完
全に集積化したシステムの内部回路によって制御される
．ＱＥ及びＱＮＨの二つの出力があり，それらは互いに
反転されているものである．即ち、一方が低状態である
と、他方は高状態である、ＥＥＰＲＯＭ装置への入力に
対するタイミング線図を第２ａ図及び第２ｂ図に示して
ある． 第２ａ図は、１ビットの情報をセルに書込むために必要
な入力電圧レベルを示したタイミング線図である．時間
Ｔｏにおける最初の入力の状態は、ＶＰＰが約０−３Ｖ
であり、ＰＤＷがＧＮＤ（即ちＯＶ）であり、且つＤ．
ＩＮが任意の所望のレベルである．このことは、該ラッ
チが「開放」状態であり且つ現在のデータピットを読取
ることが可能であり、且つ該ＥＥＰＲＯＭセルが前に格
納したランダムビットの情報を有していることを仮定し
ている． 時間ＴｏからＴＩにかけて、電流ミラーをターンオフし
、データ入力に対してＥＥＰＲＯＭトランジスタブロッ
クをターンオンし，且つＥＥＰＲＯＭセル内に格納され
ている現在のデータをラッチするために、ＰＤＷ｛ｌ！
号はＧＮＤからｖＤＤへ駆動される．更に、ＶＰＰはＧ
ＮＤへ駆動される．第１図において．ＰＤＷ信号はイン
バータ２２によって反転され、スイッチ２０Ｌ及び２Ｏ
Ｒをクーンオフし，且つスイッチｌ９をターンオンし，
その際にｖｐｐ信号をＥＥＰＲＯＭトランジスタブロッ
クへ送給する．更に、高ＰＤＷ信号がスイッチｌ８をタ
ーンオフさせる．このことは，電流ミラーへのパワー即
ち電力を遮断し、それをターンオフさせる．更に、ＰＤ
Ｗ信号はラッチへ送給され，現在のデータ値をラッチさ
せる．時間Ｔｌから時間Ｔ２にかけて、ＤＩＮ信号が所
望のビットの上方にセットされる、ＥＥＰＲＯＭセル内
にゼロを格納することが所望される場合、ＤＩＮはＧＮ
Ｄヘセットされる、ＥＥＰＲＯＭセル内に１を格納する
ことが所望される場合、ＤＩＮはＶＤＤヘセットされる
．第１図に示した如＜．ＤＩＮ信号は左側ＥＥＰＲＯＭ
トランジスタブロックへ送給され且つ右側ＥＥＰＲＯＭ
Ｉ−ランジスタブロックへ送給される前にインバータ２
４によって反転される． ＤＩＮ信号が安定化されると、ＤＩＮ上の上方なＥＥＰ
ＲＯＭセル内に書込むためにｖＰＰ信号がパルス動作さ
れる．これは、第２ａ図において、時間Ｔ２から時間Ｔ
３へ上昇する電圧ランプとして示してあり、時間Ｔ３か
ら時間Ｔ４への安定化期間として示してあり、且つ時間
Ｔ４から時ｆｌＳ７５への下方向への電圧ランプとして
示してある．第１図に示した如く、ｖＰＰ信号はスイッ
チｌ９を介してＥＥＰＲＯＭＩ−ランジスタブロックへ
通過する（高ＰＤＷ信号に起因して）．一方のトランジ
スタブロックは、ＤＩＮ信号によって高状態に保持され
、且つＶＰＰによって充電され、且つ前記トランジスタ
ブロックはＤＩＮ信号によって低状態に保持され且つＧ
ＮＤによって放電される． 第２ｂ図は、ＥＥＰＲＯＭ装置内に格納されるビット情
報を読取り且つこのビットをラッチするために必要とさ
れる入力電圧レベルを示している。該入力は、最初に、
時間ＴＯにおいて、ＶＰＰが接地であり且つＰＤＷがＶ
。にある状態に示されている．このことは、ラッチが現
在イネーブル状態にあることを仮定している．ＤＩＮの
値は、読取り動作に影響を与えることはない．時間ＴＯ
から時間Ｔｌにかけて、電流ミラーをターンオンし、デ
ータを格納するためにＥＥＰＲＯＭトランジスタブロッ
クをターンオフし、且つラッチを閉じるために、ＰＤＷ
信号はＶＤＤからＧＮＤへ下方向にランプ動作される．
第１図を参照すると、ＰＤＷ信号はインパータ２２によ
って反転され，その際にスイッチ２ＯＬ及び２ＯＲをタ
ーンオンし、且つ■ＰＰ信号をトランジスタブロックに
対してターンオフさせる．ＰＤＷ信号は下方向にランプ
動作され、そのことはスイッチｌ９をターンオフさせ且
つスイッチｌ８をターンオンさせ、その際にＶＤＤ電圧
が電流ミラーをターンオフさせることを可能とする．更
に、ＰＤＷ信号がラッチへ送給され、従ってラッチは開
放され、その際にＰＤＷが再び高状態になるまで、デー
タを読取ることを可能とする． 時間ＴＩから時間Ｔ２にかけて、ｖＰＰ信号は．ＧＮＤ
上方の２Ｖ及び４ｖの間の電圧レベルへ上方向にランプ
される．このタイミング綿図においては，好適なレベル
の三つの電圧が示されている．この中間の電圧レベルは
、ＥＥＰＲＯＭトランジスタブロックの両方のゲートを
駆動し、その際にこれらのブロックをターンオンさせる
．時間Ｔ２から時間Ｔ３へかけて、電流ミラーは同一の
量の電流をＥＥＰＲＯＭトランジスタブロックの各々へ
送給しようとする．しかしながら、方のトランジスタブ
ロックが充電され且つ前記トランジスタブロックは充電
されないので、電流ミラーはそのような動作を行うこと
はできない．その結果、ＥＥＰＲＯＭトランジスタブロ
ック間に電位差が発生し、その電位差はラッチによって
検知される．Ｔ３の後にデータは有効となった後に、Ｐ
ＤＷ信号は低状態のままとなることが可能である．しか
しながら，時間Ｔ４から時間Ｔ５にかけて、ＰＤＷ信号
は上方向にランプ動作することが可能であり、その際に
ＥＥＰＲＯＭセルデータをラッチ内にラッチし且つＥＥ
ＰＲＯＭセルがゼロパワー状態をエンターすることを可
能とする．次いで、所望により、後の書込み動作の準備
として，時間Ｔ４から時間Ｔ５にかけて．ｖｐｐを下方
向にランプ動作させることが可能である．第１図に示し
た如く、ＥＥＰＲＯＭ装置はラッチを使用していないの
で，第２ｂ図の時間Ｔ４から時間Ｔ６にかけて示した入
力電圧レベルは、ＱＥ及びＱＮＥを不定状態とさせる． 第３図は、本発明の好適実施例の回路図である．第１図
に示した如く、本発明の好適実施例は，電流ミラー１４
の脚部に結合されている左側及び右側ＥＥＰＲＯＭセル
１２Ｌ及び１２Ｒ、スイッチ１Ｂ．１９．２ＯＬ．２Ｏ
Ｒ、インバータ２２，２４、及びオプションのラッチ１
６を有している．更に、第１図における如く、電力源Ｖ
ＤＤ及びＧＮＤ、入力ＶＰＰ，ＰＤＷ，ＤＩＮ、及び出
力ＱＥ，ＱＮＥが示されている． 左側及び右側トランジスタブロック毎に三個のトランジ
スタが示されており、従って拡張した耐久性が達成され
ている．即ち、三個のトランジスタのフローティングゲ
ートの内の一つが故障すると（即ち、それを格納しよう
とする場合に電荷をリークするか、又はそれが一度トラ
ップされると電荷を除去することは不可能である）、前
記セルは本装置が適切に機能することを可能とする．第
２ａ図及び第２ｂ図に示したタイミングセンスを参照し
て、本回銘の使用状態について説明する．書込み動作期
間中に，時間Ｔｏから時間Ｔｌの期間中に、ＰＤＷがＧ
ＮＤからＶＤＤへ上方向へランプされる．ＰＤＷ信号も
、インパータ２９によって反転される．ＰＤＷ信号が、
Ｐチャンネルトランジスタ３０をターンオフし、その際
に電流ミラーをターンオフする．ラッチｌ６は、ＰＤＷ
信号によって閉じられ、バストランジスタ３２をターン
オフし、且つバストランジスタ３４をターンオンする．
インバータ３６及び３８は，それを交差結合形態にラッ
チすることによって、出力を維持する．反転されたＰｌ
ｌ）Ｗ信号は、Ｎチャンネルバイアストランジスタ４０
Ｌ及び４０Ｒをターンオフし、且つＰチャンネルトラン
ジスタ４２をターンオンし、その際にプログラミング電
圧ＶＰＰをセル内に送給することを可能とする．更に，
反転されたＰＤＷ信号は、Ｐチャンネルトランジスタ４
４Ｌ及び４４Ｒをターンオンし、その際にｖＰＰ信号が
正確なＥＥＰＲＯＭトランジスタブロックのトランジス
タゲートヘ転送されることを可能とする．トランジスタ
ＳＱＬ及び６０Ｒは，「０」又は「ｌ」が書込まれるべ
きか否かに依存して、左側又は右側ＥＥＰＲＯＭトラン
ジスタブロックへのＤＩＮ信号の転送を可能とする．更
ｔこ、ＰＤＷ信号は、Ｐチャンネルトランジスタ４６Ｌ
及び４６Ｒをターンオフし、且つＮチャンネルトランジ
スタ４８Ｌ及び４８Ｒをターンオンし，その際にＤＩＮ
信号がＮチャンネルトランジスタ５０Ｒへ送給されるこ
とを可能とし、且つＤＩＨの補元（インバータ５２によ
って反転されている）をＮチャンネルトランジスタ５０
Ｒへ送給されることを可能とする． 時間ＴＩから時間Ｔ２にかけて、ＤＩＮ入力信号は、所
望のデータレベルへ駆動されねばならない．ＶＤＤのＤ
ＩＮレベルは、ＥＥＰＲＯＭ装置へ書込まれるべき「ｌ
」を表わし、且つＧＮＤレベルはｒＯＪを表わす．次い
で、ＤＩＮ入力信号がトランジスタ５０Ｌへ転送され、
且つその反転したちのがインバータ５２を介してトラン
ジスタ５０Ｒへ転送される． 時間Ｔ２から時間Ｔ３にかけて、ＶＰＰが約２２Ｖにあ
る高電圧（ＨＶ）レベルへ上方向ヘランプ動作される，
ＤＩＮ上にｒｌ」が存在すると、トランジスタ５０Ｌは
電圧ノード５４Ｌを低状態に維持し、その際にＮチャン
ネルトランジスタ５６Ｌをオフ状態に維持する．このこ
とは、トランジスタ６２Ｌを介して電流が存在したとし
ても、Ｎチャンネルトランジスタ６０Ｌを介して、電圧
ノード５８を低状態に駆動する．次いで、Ｐトランジス
タ６２Ｒは、常に，オン状態であり、且つＮチャンネル
トランジスタ６０Ｒを介して，電圧ノード６４及び５４
Ｒの両方を充電する．１Ｉ１圧ノード６４上の高電圧は
、トランジスタ６２Ｌをシャットオフし，且つラッチン
グ効果が発生する．同時に，トランジスタ５６Ｌがオフ
状態に維持され且つ電圧ノード６６Ｒがトランジスタ５
６Ｒによって低状態に維持されるので，電圧ノード６６
Ｌはトランジ久夕４４Ｌを介して充電される．従って、
高電圧がＥＥＰＲＯＭトランジスタブロック１２Ｌのゲ
ート及び電圧ノード６６Ｌへ印加され、且つＥＥＰＲＯ
Ｍトランジスタ上の低電圧はノード５４Ｌにおけるソー
スをブロックする．このことは、ＥＥＰＲＯＭトランジ
スタブロック１２ＬのＥＥＰＲＯＭＩ−ランジスタのフ
ローティングゲート上に負に帯電された電子をトラップ
させる．右側ＥＥＰＲＯＭＩ−ランジスタブロツクのト
ランジスタゲートヘ低電圧が印加される一方，同一のＥ
亡ＰＲＯＭトランジスタブロックのトランジスタソース
ヘ高電圧が印加される。

このことは、正に帯電されたイオンがＥＥＰＲＯＭトラ
ンジスタフローティングゲート上にトラップされること
が可能となるまで、そのＥＥＰＲＯＭトランジスタのフ
ローティングゲートから電子を除去する．このトラップ
された電荷の差は、以下に説明する如くに検知される． ＤＩＮ入力上に「Ｏ」が存在すると、上述した回路は、
左側及び右側ＥＥＰＲＯＭセルに対し反対の電圧レベル
を駆動する．このことは、左側ＥＥＰＲＯＭセルがその
ＥＥＰＲＯＭ｝ランジスタ上に正電荷を有し且つ右側Ｅ
ＥＰＲＯＭセルがそのＥＥＰＲＯＭトランジスタ上に負
の電荷を有することとなる．格納された電荷におけるこ
の差異ち，読取り回路によってゼロとして検知される．
時間Ｔ４から時間Ｔ５にかけて、ＥＥＰＲＯＭトランジ
スタ上に所望の電荷を保存するために、ＰＤＷが高状態
であり且つＤＩＮが今だに安定状態である間、ｖｐｐ”
ｉ圧は減少されねばならない。

ＥＥＰＲＯＭ装置は、第２ｂ図に示した如くに読取るこ
とが可能である．時間Ｔｏから時間Ｔ１にかけて、ＰＤ
Ｗ入力は、ＧＮＤへ下方向にランプ動作され、それは、
トランジスタ４２，４４Ｌ，４４Ｒ，４８Ｌ，４８Ｒを
ターンオフし、且つトランジスタ３０．４ＯＬ，４０Ｒ
，４６Ｌ４６Ｒをターンオンさせる．このことは．ｔａ
流ミラーをターン才ンし、且つＥＥＰＲＯＭセルの内容
に対し何等かの変化が発生することを防止する。バスト
ランジスタ３２をターンオンし、且つパストランジスタ
３４をターン才フすることによって、ＰＤＷ入力もラッ
チを開放状態とさせる。時間Ｔ１から時間Ｔ２にかけて
、ＶＰＰ電圧がＧＮＤ上方の約２乃至４■へ上方向へラ
ンプ動作される．このことは、トランジスタ４０Ｌ及び
４０Ｒを介して、左側及び右側ＥＥＰＲＯＭのゲートを
同一の基準レベルへ駆動する．トランジスタ７２Ｌ及び
７２Ｒは，左側及び右側ＥＥＰＲＯＭセル上のドレイン
電圧を制限する．トラップされた電荷ＥＥＰＲＯＭセル
における差異のために、ＥＥＰＲＯＭセルの各々を介し
て電流ミラーは等しい電流を駆動し、その際にトランジ
スタ７２Ｌ及び７２Ｒを介して異なった電流レベルを駆
動することは不可能である．ＥＥＰＲＯＭセルｌ２Ｌの
ＥＥＰＲＯＭトランジスタが以前に負に帯電されていた
場合には、トランジスタ７４Ｒと共に電流ミラーとして
作用するトランジスタ７４Ｌ内へは殆ど電流が駆動され
ることはない．従って、トランジスタ７４Ｒ上に低いゲ
ート対ソース電圧が表われ、且つ７２Ｈに関して、比較
的小さな電流を電圧ノード７６へ駆動する．右側ＥＥＰ
ＲＯＭセルはそのゲート上にトラップされた正又は中性
の電荷を有しているので、それはトランジスタ？２Ｒを
介してノード７６を低状態ヘブルする．この低電圧は、
パストランジスタ３２を介して通過され且つインバータ
３６によって１に反転される。インバーク３８はＱＮＥ
を低状態（「０」に等しい）へ駆動し、従ってＱＥはｒ
ｌＪ　　に等しい．ＥＥＰＲＯＭ装置上に反対の値が格
納されると、トランジスタ７４Ｌを介しての電流は，ト
ランジスタ７４Ｒをしてノード７６を高状態ヘプルさせ
、且つｒＯＪがＱＥ上に出力され、一方ｒｌＪがＱＮＥ
上に出力される．時間Ｔ４から時間Ｔ５にかけて、ＰＤ
Ｗ入力信号がＶＤＤヘランプ動作され、その際に表示さ
れた値をＥＥＰＲＯＭ装置上にラッチする．左側トラン
ジスタブロックトランジスタの一つがその負の電荷を失
う場合には、それはトランジスタ７４Ｌへ電流を供給す
る．右側には三つのトランジスタがあり、それらは中性
又は正電荷を有するようにされている．従って、それら
は、左側トランジスタの電流の三倍の電流を供給する．
勿論、機能障害を起こしているトランジスタにち拘らず
、右側電流はノード７６を低状態に駆動する。実際に，
六個のトランジスタの内の二個のトランジスタが機能障
害を起こしてもこのプロセスは尚且つ成立し、且つ六個
のトランジスタの内の三個又は四個が機能障害を起こし
た場合にも同じことがいえる場合がある． 以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべき６の
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である．例えば、入力
信号を結合（マルチブレクス動作）する代りに、より多
くの入力リードを使用することが可能である．この場合
には、マルチプレクス動作が存在しないので、より少な
い数のトランジスタを必要とするに過ぎない．別の形態
としては、上述した如きラッチを使用する代りにセルを
使用することが可能である．更に別の実廁形態では、複
数個のグループのＥＥＰＲＯＭトランジスタブロックを
使用するものであり，その場合には回路を共用すること
となる．

【図面の簡単な説明】

第１図は本発明の好適実施例を示したブロック図、第２
ａ図及び第２ｂ図は本発明の好適実施例の書込み動作及
び読取り動作を示した各タイミングセンス、第３図は本
発明の好適実施例を示した回路図，である． （符号の説明） １　０　：　ＥＥＰＲＯＭセル １２Ｌ，１２Ｒ：ＥＥＰＲＯＭトランジスタプブロック ｌ４：電流ミラー １６：ラッチ １８，１９．２ＯＬ，２０Ｒ：スイッチ２２，２４：イ
ンバータ

Claims (1)

1. 【特許請求の範囲】 １、ＥＥＰＲＯＭメモリ装置において、 （ａ）第一ＥＥＰＲＯＭトランジスタブロック、 （ｂ）第二ＥＥＰＲＯＭトランジスタブロック、 （ｃ）前記第一及び第二ＥＥＰＲＯＭトランジスタブロ
   ックへ夫々結合した第一及び第二脚部を持った電流ミラ
   ー、 （ｄ）前記電流ミラーの脚部の少なくとも一方へ結合さ
   れており前記ＥＥＰＲＯＭトランジスタブロック間の電
   圧差を検知する手段、 を有することを特徴とするＥＥＰＲＯＭメモリ装置。 ２、特許請求の範囲第１項において、前記検知手段に結
   合されており前記ＥＥＰＲＯＭトランジスタブロック間
   の電圧差をラッチするラッチを有することを特徴とする
   ＥＥＰＲＯＭメモリ装置。 ３、特許請求の範囲第１項において、前記ＥＥＰＲＯＭ
   トランジスタブロックの選択した一つを充電する手段を
   有することを特徴とするＥＥＰＲＯＭメモリ装置。 ４、特許請求の範囲第３項において、他方のＥＥＰＲＯ
   Ｍトランジスタブロックを放電する手段を有することを
   特徴とするＥＥＰＲＯＭメモリ装置。 ５、特許請求の範囲第４項において、前記ＥＥＰＲＯＭ
   トランジスタブロックの各々が、ソースとドレインとゲ
   ートとを具備する少なくとも一個のＥＥＰＲＯＭトラン
   ジスタを有しており、前記各ＥＥＰＲＯＭトランジスタ
   のソース及びドレインの一方が前記電流ミラー脚部の一
   方へ結合されていることを特徴とするＥＥＰＲＯＭメモ
   リ装置。 ６、特許請求の範囲第５項において、前記ＥＥＰＲＯＭ
   トランジスタブロックの各々が複数個の並列トランジス
   タを有することを特徴とするＥＥＰＲＯＭメモリ装置。 ７、特許請求の範囲第１項において、 （ａ）前記ＥＥＰＲＯＭトランジスタブロックの各々の
   ゲートを第一電位へ結合する第一スイッチ、 （ｂ）前記ＥＥＰＲＯＭトランジスタブロックの各々の
   ソース及びドレインの一方を前記第一電位よりも低い第
   二電位へ結合する第二スイッチ、を有することを特徴と
   するＥＥＰＲＯＭメモリ装置。 ８、特許請求の範囲第７項において、読取り又は書込み
   動作期間中、前記第一スイッチが前記第一ＥＥＰＲＯＭ
   トランジスタブロックに対しオンであり且つ前記第二Ｅ
   ＥＰＲＯＭトランジスタブロックに対しオフであり、且
   つ前記第二スイッチが前記第一ＥＥＰＲＯＭトランジス
   タブロックに対しオフであり且つ前記第二ＥＥＰＲＯＭ
   トランジスタブロックに対しオンであることを特徴とす
   るＥＥＰＲＯＭメモリ装置。 ９、特許請求の範囲第８項において、前記電流ミラーを
   ディスエーブルする手段を有することを特徴とするＥＥ
   ＰＲＯＭメモリ装置。 １０、特許請求の範囲第９項において、前記検知手段に
   結合されており前記第一及び第二ＥＥＰＲＯＭトランジ
   スタブロック間の電圧差をラッチするラッチを有するこ
   とを特徴とするＥＥＰＲＯＭメモリ装置。 １１、ＥＥＰＲＯＭメモリ装置において、 （ａ）ソースとドレインとゲートとを具備する少なくと
   も一個のＥＥＰＲＯＭトランジスタを持った第一ＥＥＰ
   ＲＯＭトランジスタブロック、（ｂ）ソースとドレイン
   とゲートとを具備する少なくとも一個のＥＥＰＲＯＭト
   ランジスタを持った第二ＥＥＰＲＯＭトランジスタブロ
   ック、（ｃ）前記第一ＥＥＰＲＯＭトランジスタブロッ
   ク内のトランジスタのソースへ結合した第一脚部及び前
   記第二ＥＥＰＲＯＭトランジスタブロック内のトランジ
   スタのソースへ結合した第二脚部を持った電流ミラー、 （ｄ）前記電流ミラーの脚部の少なくとも一方へ結合さ
   れており前記ＥＥＰＲＯＭトランジスタブロック間の電
   圧差を検知する手段、 （ｅ）前記各トランジスタのゲートへ結合されており前
   記ＥＥＰＲＯＭトランジスタブロックの選択した一つを
   充電するための第一スイッチ、（ｆ）前記各トランジス
   タのドレインへ結合されており他のＥＥＰＲＯＭトラン
   ジスタブロックを放電するための第二スイッチ、 （ｇ）前記電流ミラーをディスエーブルする手段、 を有することを特徴とするＥＥＰＲＯＭメモリ装置。 １２、特許請求の範囲第１１項において、前記電流ミラ
   ーをディスエーブルする手段へ結合されており前記電流
   ミラーをディスエーブルすべき場合を表示するための第
   一入力手段を有することを特徴とするＥＥＰＲＯＭメモ
   リ装置、 １３、特許請求の範囲第１２項において、前記第一及び
   第二スイッチへ結合されており前記第一スイッチが前記
   選択したＥＥＰＲＯＭトランジスタブロックを充電すべ
   き場合を表示し且つ前記第二スイッチが他方のＥＥＰＲ
   ＯＭトランジスタブロックを放電すべき場合を表示する
   ための第二入力手段を有することを特徴とするＥＥＰＲ
   ＯＭメモリ装置。 １４、特許請求の範囲第１３項において、前記第一及び
   第二スイッチへ結合されており前記第一スイッチに対し
   前記選択したＥＥＰＲＯＭトランジスタブロックを表示
   し且つ前記第二スイッチに対し他方のＥＥＰＲＯＭトラ
   ンジスタブロックを表示する第三入力手段を有すること
   を特徴とするＥＥＰＲＯＭメモリ装置。