JPH0322477A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に全面敷詰め型のＣＭ
ＯＳゲートアレイを有する半導体装置に関する。

〔従来の技術〕

従来のゲートアレイ方式の半導体装置は、第４図に示す
様に、２組のｐ型ＭＯＳとｎ型ＭＯＳにより構成されて
いるもののほかに第５図及び第６図に示す様な、ｐ型Ｍ
ＯＳ，ｎ型ＭＯ３２組のほかに４ヶのｎ型ＭＯＳを有す
るものがある。

〔発明が解決しようとする課題〕

しかし、上述した半導体装置の内部セルにより、構成さ
れたＳＲＡＭのメモリセルは、隣接するメモリセル間で
、ディジット線とコンタクトをとる拡散層が共有されて
７　いためディジット線に対する容量負荷が大きく、動
作」ニアクセス時間が遅くなるという欠点がある。

〔課題を解決するための手段〕

本発明の内部セルは、ロジックを構戒するためのｐチャ
ネル及びｎチャネルの２組のＭＯＳトランジスタの外側
にそれぞれ２ヶずつｎ型ＭＯＳ｝ランジスタを有してい
る。

〔実施例〕

第１図は本発明の一実施例の内部セルのレイアウト図で
ある。ｘ−ｘ’線に対称な２セルの内部セルを表わして
いる。第２図は本発明の半導体装置を使用してデュアル
ボートのＳＲＡＭのＸメモリセルを構成したレイアウト
図、第３図は第２図のメモリセルの等価回路図である，
図に示す様にディジット線に対するトランスファーゲー
トを構戒するトランジスタは、２セル間で共有している
。

このためディジット線の容量負荷は軽くなる。

〔発明の効果〕

以上説明したように本発明は、隣接するセル間でディジ
ット線に対する拡散層及びコンタクトを共通する事によ
り、ディジット線の容量負荷を減少させ、ＳＲＡＭの高
速動作が可能になるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の内部セルのレイアウト図、
第２図は本発明の半導体装置を使用してＳＲＡＭのメモ
リセルを構戒したレイアウト図、第３図は第２図のメモ
リセルの等価回路図、第４図及び第５図は従来の半導体
装置の第１及び第２の例を示すレイアウト図、第６図は
第５図のメモリセルの等価回路図である。 １・・・内部セル、２・・・ｐ＋型拡散層、３・・・ｎ
＋型拡散層、４・・・ｎ＋型基板コンタクト、５・・・
ｐ＋型基板コンタクト、６・・・ワード線、７・・・デ
ィジット線、８・・・ゲート電極。

Claims (1)

【特許請求の範囲】
1. 全面敷詰め型のＣＭＯＳゲートアレイ方式の半導体装置
   において、同一の分離領域内に設けた隣接する２セルの
   ディジット線に対するトランスファーゲート及び共有し
   て設けた前記ディジット線に対する拡散層及びコンタク
   トを有するＳＲＡＭ用のメモリセルを含むことを特徴と
   する半導体装置。