JPH0350766A - バイポーラｃｍｏｓゲートアレイ半導体装置 - Google Patents
バイポーラｃｍｏｓゲートアレイ半導体装置Info
- Publication number
- JPH0350766A JPH0350766A JP1186701A JP18670189A JPH0350766A JP H0350766 A JPH0350766 A JP H0350766A JP 1186701 A JP1186701 A JP 1186701A JP 18670189 A JP18670189 A JP 18670189A JP H0350766 A JPH0350766 A JP H0350766A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- gate array
- array semiconductor
- bipolar cmos
- cmos gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/996—Masterslice integrated circuits using combined field effect technology and bipolar technology
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラＣＭＯＳゲートアレイ半導体装直に
関し、特に同一基板上にバイポーラトランジスタと相補
型ＭＯ３ＦＥＴを含み、内部基本セルを用いて記憶回路
を形成するバイポーラＣＭＯＳゲートアレイ半導体装置
に関する。
関し、特に同一基板上にバイポーラトランジスタと相補
型ＭＯ３ＦＥＴを含み、内部基本セルを用いて記憶回路
を形成するバイポーラＣＭＯＳゲートアレイ半導体装置
に関する。
従来、この種のバイポーラＣＭＯＳゲートアレイ半導体
装置は、特に高集積高速の記憶回路を構成する事を考慮
していないため、内部回路の論理形成するために使用す
る内部基本セルのトランジスタを利用して記憶回路を形
成していた。
装置は、特に高集積高速の記憶回路を構成する事を考慮
していないため、内部回路の論理形成するために使用す
る内部基本セルのトランジスタを利用して記憶回路を形
成していた。
第６図に従来のバイポーラＣＭＯＳゲートアレイ半導体
装置の内部基本セルの一部を示す。
装置の内部基本セルの一部を示す。
上述した従来のバイポーラＣＭＯＳゲートアレイ半導体
装置は、内部回路の論理を形成するために使用する内部
基本セルのトランジスタを使って記憶回路を形成する構
成となっているので、配線が長くなるためワード線の容
量が大きくなり、アクセス時間及び消費電力が増大する
という欠点があった。加えて、内部基本セル内に存在す
るバイポーラトランジスタを有効に使っていないため、
レイアウト面積の割には高速性及び集積度が上がらない
という欠点もある。
装置は、内部回路の論理を形成するために使用する内部
基本セルのトランジスタを使って記憶回路を形成する構
成となっているので、配線が長くなるためワード線の容
量が大きくなり、アクセス時間及び消費電力が増大する
という欠点があった。加えて、内部基本セル内に存在す
るバイポーラトランジスタを有効に使っていないため、
レイアウト面積の割には高速性及び集積度が上がらない
という欠点もある。
本発明の目的は、消費電力を低減すると共に高速化及び
集積度の向上をはかることができるバイポーラＣＭＯＳ
ゲートアレイ半導体装置を提供することにある。
集積度の向上をはかることができるバイポーラＣＭＯＳ
ゲートアレイ半導体装置を提供することにある。
本発明のバイポーラＣＭＯＳゲートアレイ半導体装置は
、同一基板上に、バイポーラトランジスタと、論理回路
を形成するためのＰ型及びＮ型の偶数個の第１のＭＯＳ
ＦＥＴと、ゲート幅がこれら第１のＭＯＳＦＥＴのゲー
ト幅より狭く記憶回路を形成するための偶数個の第２の
ＭＯＳＦＥＴとを備えた複数の内部基本セルを有してい
る。
、同一基板上に、バイポーラトランジスタと、論理回路
を形成するためのＰ型及びＮ型の偶数個の第１のＭＯＳ
ＦＥＴと、ゲート幅がこれら第１のＭＯＳＦＥＴのゲー
ト幅より狭く記憶回路を形成するための偶数個の第２の
ＭＯＳＦＥＴとを備えた複数の内部基本セルを有してい
る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の内部基本セルを示す平
面レイアウト図である。
面レイアウト図である。
Ｐ＋拡散層１はＰ型ＭＯ８ＦＥＴ１１ａ、１１ｂのソー
ス・ドレインを形成し、Ｎ＋拡散層２は同様にＮ型ＭＯ
ＳＦＥＴ１２ａ、１２ｂのソース・ドレインを形成する
。３はＮウェルであり４はＰウェルである。
ス・ドレインを形成し、Ｎ＋拡散層２は同様にＮ型ＭＯ
ＳＦＥＴ１２ａ、１２ｂのソース・ドレインを形成する
。３はＮウェルであり４はＰウェルである。
ここで、論理回路を形成する際には、Ｐ型Ｍ○５ＦＥＴ
１１ａ、ｌｌｂとＮ型ＭＯＳＦＥＴ１２ａ、１２ｂ並び
にバイポーラトランジスタ９、抵抗１０が使用される。
１１ａ、ｌｌｂとＮ型ＭＯＳＦＥＴ１２ａ、１２ｂ並び
にバイポーラトランジスタ９、抵抗１０が使用される。
１３ａ〜１３ｄは本発明によるＮ型ＭＯＳＦＥＴであり
、記憶回路を形成する際、トランスファーゲートとして
使用される。
、記憶回路を形成する際、トランスファーゲートとして
使用される。
第２図及び第３図はこの実施例の内部基本セルを使って
記憶回路を形成したときの回路図である。
記憶回路を形成したときの回路図である。
つまり、この実施例においては、１内部基本セルで、シ
ングルボートスタティックＲＡＭ （第２図）及びデュ
アルポートスタティックＲＡＭ （第３図）が形成でき
る。
ングルボートスタティックＲＡＭ （第２図）及びデュ
アルポートスタティックＲＡＭ （第３図）が形成でき
る。
さらに２内部基本セル使用すれば、第４図（ａ）〜（Ｃ
）に示す様な１．１ライト・２リードの３ボートのスタ
ティックＲＡＭも形成できる。この回路では、読出しデ
イジット線２８ａ、２８ｂの駆動にバイポーラトランジ
スタを使用しており、素子の有効活用もでき、しかも高
速化できる。
）に示す様な１．１ライト・２リードの３ボートのスタ
ティックＲＡＭも形成できる。この回路では、読出しデ
イジット線２８ａ、２８ｂの駆動にバイポーラトランジ
スタを使用しており、素子の有効活用もでき、しかも高
速化できる。
この実施例において、ＭＯＳＦＥＴ１３ａ 〜１３ｄが
占める領域は、論理回路を形成する際には配線領域とな
るため、集積度が劣化することはない 第５図は本発明の第２の実施例を示す内部基本セルの平
面レイアウト図である。
占める領域は、論理回路を形成する際には配線領域とな
るため、集積度が劣化することはない 第５図は本発明の第２の実施例を示す内部基本セルの平
面レイアウト図である。
この実施例においては、ＭＯＳＦＥＴ１３ａ〜１３ｄの
ゲート配線（多結晶シリコン層８０〜８ｆ）がそれぞれ
独立して形成されているので、更に色々な回路を形成す
ることができる利点がある。
ゲート配線（多結晶シリコン層８０〜８ｆ）がそれぞれ
独立して形成されているので、更に色々な回路を形成す
ることができる利点がある。
以上説明したように本発明は、内部基本セル内に、論理
回路形成用の第１のＭＯＳＦＥＴのほかに、ゲート幅が
このＭＯＳＦＥＴのゲート幅より狭い偶数個の第２のＭ
ＯＳＦＥＴを設けた構成とすることにより、従来より少
ない数の内部基本セルで記憶回路を構成することができ
るので、配線を短かくすることができ、従って消費電力
を低減し、高速化及び集積度の向上をはかることができ
る効果がある。
回路形成用の第１のＭＯＳＦＥＴのほかに、ゲート幅が
このＭＯＳＦＥＴのゲート幅より狭い偶数個の第２のＭ
ＯＳＦＥＴを設けた構成とすることにより、従来より少
ない数の内部基本セルで記憶回路を構成することができ
るので、配線を短かくすることができ、従って消費電力
を低減し、高速化及び集積度の向上をはかることができ
る効果がある。
第１図は本発明の第１の実施例を示す内部基本セルの平
面レイアウト図、第２図〜第４図はそれぞれ第１図に示
された実施例の内部基本セルを適用して記憶回路を形成
したときの第１〜第３の例を示す回路図、第５図は本発
明の第２の実施例の内部基本セルの平面レイアウト図、
第６図は従来のバイポーラＣＭＯＳゲートアレイ半導体
装置の内部基本セルの一例を示す平面レイアウト図であ
る。 １・・・Ｐ＋拡散層、２・・・Ｎ＋拡散層、３・・・Ｎ
ウェル、４・・・Ｐウェル、５・・・Ｎ＋拡散層、６・
・・Ｐ拡散層、７ａ、７ｂ・・・Ｎ＋拡散層、８ａ〜８
ｆ・・・多結晶シリコン層、９・・・バイポーラトラン
ジスタ、ｉ ｏ−・・抵抗、１１ ａ、 １ ｌ ｂ
−Ｐ型ＭＯ３ＦＥＴ、１２ ａ、 １２ ｂ−・Ｎ型Ｍ
ＯＳＦＥＴ、１３ａ〜１３ｄ・・・Ｎ型ＭＯ８ＦＥＴ、
１４・・・ラッチ回路、１４ａ、１４ｂ・・・インバー
タ、１５ａ、１５ｂ−）ランスファゲート、１６．１６
ａ、１６ｂ・・・ワード線、１７ａ、１７ｄ・・・デイ
ジット線、２２・・・リードバッファ、２４・・・Ｘ方
向ワード線、２５・・・Ｙ方向ワード線、２６ａ、２６
ｂ・・・読出しワード線、２７ａ、２７ｂ・・・書込み
デイジット線、２８ａ、２８ｂ・・・読出しワード線。
面レイアウト図、第２図〜第４図はそれぞれ第１図に示
された実施例の内部基本セルを適用して記憶回路を形成
したときの第１〜第３の例を示す回路図、第５図は本発
明の第２の実施例の内部基本セルの平面レイアウト図、
第６図は従来のバイポーラＣＭＯＳゲートアレイ半導体
装置の内部基本セルの一例を示す平面レイアウト図であ
る。 １・・・Ｐ＋拡散層、２・・・Ｎ＋拡散層、３・・・Ｎ
ウェル、４・・・Ｐウェル、５・・・Ｎ＋拡散層、６・
・・Ｐ拡散層、７ａ、７ｂ・・・Ｎ＋拡散層、８ａ〜８
ｆ・・・多結晶シリコン層、９・・・バイポーラトラン
ジスタ、ｉ ｏ−・・抵抗、１１ ａ、 １ ｌ ｂ
−Ｐ型ＭＯ３ＦＥＴ、１２ ａ、 １２ ｂ−・Ｎ型Ｍ
ＯＳＦＥＴ、１３ａ〜１３ｄ・・・Ｎ型ＭＯ８ＦＥＴ、
１４・・・ラッチ回路、１４ａ、１４ｂ・・・インバー
タ、１５ａ、１５ｂ−）ランスファゲート、１６．１６
ａ、１６ｂ・・・ワード線、１７ａ、１７ｄ・・・デイ
ジット線、２２・・・リードバッファ、２４・・・Ｘ方
向ワード線、２５・・・Ｙ方向ワード線、２６ａ、２６
ｂ・・・読出しワード線、２７ａ、２７ｂ・・・書込み
デイジット線、２８ａ、２８ｂ・・・読出しワード線。
Claims (1)
- 同一基板上に、バイポーラトランジスタと、論理回路を
形成するためのＰ型及びＮ型の偶数個の第１のＭＯＳＦ
ＥＴと、ゲート幅がこれら第１のＭＯＳＦＥＴのゲート
幅より狭く記憶回路を形成するための偶数個の第２のＭ
ＯＳＦＥＴとを備えた複数の内部基本セルを有すること
を特徴とするバイポーラＣＭＯＳゲートアレイ半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186701A JPH0350766A (ja) | 1989-07-18 | 1989-07-18 | バイポーラｃｍｏｓゲートアレイ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186701A JPH0350766A (ja) | 1989-07-18 | 1989-07-18 | バイポーラｃｍｏｓゲートアレイ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0350766A true JPH0350766A (ja) | 1991-03-05 |
Family
ID=16193121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1186701A Pending JPH0350766A (ja) | 1989-07-18 | 1989-07-18 | バイポーラｃｍｏｓゲートアレイ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0350766A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03250664A (ja) * | 1990-02-28 | 1991-11-08 | Toshiba Corp | ゲートアレイメモリセルを有する半導体記憶回路装置 |
| JPH05129565A (ja) * | 1991-11-05 | 1993-05-25 | Mitsubishi Electric Corp | メモリセル回路 |
-
1989
- 1989-07-18 JP JP1186701A patent/JPH0350766A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03250664A (ja) * | 1990-02-28 | 1991-11-08 | Toshiba Corp | ゲートアレイメモリセルを有する半導体記憶回路装置 |
| JPH05129565A (ja) * | 1991-11-05 | 1993-05-25 | Mitsubishi Electric Corp | メモリセル回路 |
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