JPH03225452A - ビットエンコードデータ処理システム及びデータワードにおいてダグビットをそう入／抽出する処理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は共用インターフェースを介して主記憶装置の複
数のメモリカードにリンクした複数の処理装置を含む情
報処理システムに関し、詳細にはプロセサと主記憶装置
のインターフェースを介しての対話を最小限として主メ
モリにタグビットをそう人しそしてそこからタグビット
を抽出する手段に関する。

（従来技術および課題） 情報処理装置の性能は特にデータ処理動作の高速化の点
で著しく改善されている。情報処理回路、そのデータワ
ードが変更なし） にはプロセサと一般に複数のメモリカードからなる主メ
モリとの間のデータ伝送用に共通インターフェースを共
用する複数の処理装置の使用がますます増大している。

メモリサブシステムの改善は特に複数の並列プロセサを
回路に用いる場合、プロセサの改善との歩調が合ってい
ない。従って、システムまたは回路アーキテクチュアは
処理装置と比較すると比較的低速動作する主メモリを補
償するために変更されている。キャッシュメモリおよび
他の技術が主メモリのメモリカードからプロセサを切離
すために用いられている。

成る種の情報処理システムでは特定のメインメモリ内の
メモリに特定のバイトまたはバイトの数を識別するアド
レスを他のビットと共に含む「ポインタ」としてデータ
ワードのいくつかを識別することが望ましい。システム
パフォーマンスを向上させるためにはポインタと他のデ
ータワードを共に、すなわちポインタの排他的記憶のた
めの特定の領域をメインメモリに保持することなく、記
憶すると有利である。しかしながら、メインメモリの１
つの領域内の１つのポインタは他の領域のデータへのア
クセスを得るために用いられるからポインタの完全性を
チエツクする能力が大切である。

このため、主メモリ内の各ワードにノ１−ドウエアタグ
が与えられる。米国特許第４２４１３９６号に示される
ように、各ポインタは１０バイトの「カッド」ワードで
あり、４ワードの夫々に１つのタグビットを有する。ポ
インタは４個のすべてのハードウェアタグビットがセッ
トされるときタグ付けされそしてこれらタグビットのい
ずれかがリセットされるとタグをはずされる。タグと、
ノドはタグ命令によってのみセット可能である。他のす
べての命令はタグビットをリセットさせる。このように
、１つのポインタがタグ命令ではなくデータ処理命令に
よって変更されるとすると、リセットされたタグビット
がそのポインタを有効でないものとして識別する。

このシステムに対して多数の変更が提案されている。例
えば１８Ｍテクニカル・ディスクロジャ明細書の？’ｊ
　ＳＣ内容に変更なし）・パルティン、第２４巻第１０
号（１９８２年３月）は８バイト毎にタグビットラッチ
をチエツクするのではなくカッドワードのすべてのタグ
ビットを累積するようになった改善されたポインタ検査
法に関連している。ＩＢＭテクニカル・ディスクロジャ
・パルティン、第２５巻第２号（１９８２年７月）は主
メモリとは別のメモリへのタグビットの記憶を開示して
いる。このように記憶されるカッドワードは従来のデー
タサイズフォーマットに対しより両立性が高いものと云
うことができ、そしてタグビットをディスクに書込む前
にデータからタグビットを分離する必要がない。

メモリの最も効果的な使用については、アクティブなタ
グビットを高性能メモリに、ノンアクティブなタグビッ
トをメインメモリに記憶する。

メインメモリに他のデータと共に記憶しうるフォーマッ
トでポインタを与えることは有利でありそしてまた、抽
出用にタグビットを許さないフォーマットで補助装置に
データを記憶することも望ましい。このように、メイン
メモリとこの形式の補助メモリとの間で伝送される抽出
用のタグビットを変更する必要がある。

詳述すると、データはしばしば１ページまたは複数ペー
ジの長さをもって動かされ、各ページは例えば５１２バ
イトを含む。ポインタと他のデータワードはメインメモ
リ内で混合され、これらポインタは関連するタグビット
により個々に職別される。１ページのデータがメインメ
モリから補助メモリに動かされるときにはタグビットが
抽出され、すなわち、ページの見出しの部分として別の
フィールド内で累積され保存されるのであり、この見出
しはまず補助メモリに動かされ次にデータが動かされる
。逆に１ページのデータが補助メモリからメインメモリ
に動かされるときはタグビットが適当なタグビット位置
に再びそう人される。

これらタグビットの機能は従来メインメモリとの間でバ
スまたは他のインターフェースにより対話するプロセサ
により行われる。タグの抽出とそう人様能はこのように
かなりのプロセサ時間とメモリバスオーバヘッドを必要
とし、そしてメイン、そのデータワードが変更なし） メモリ内のメモリアレイへのくり返しアクセスを必要と
するものであり、これらはすべて回路性能にとって有害
である。

（発明の概要および解決課題） 本発明の目的はメインメモリ内のアドレスポインタに関
連したタグビットがメインメモリと複数のプロセサの間
の対話を実質的に減少させて抽出する再そう入しうるよ
うになったデータ処理システムを提供することである。

本発明の他の目的は動作を変更するタグビットに含まれ
る知能のいく分かをプロセサからメインメモリのメモリ
カードへと転送することである。

他の目的はタグ変更機能を行う速度を増加させることで
ある。

更に他の目的はタグビットまたは他のインデクスのデー
タワードへのそう人をメインメモリのアレイへの１回の
アクセスで行うようになったデータ処理回路を提供する
ことである。

これらおよび他の目的を達成するために、夫々が少くと
も１個のタグビットを含む複数のピットを有するビット
エンコードデータワードを処理するためのシステムが提
供される。このシステムはビットエンコードデータを処
理するための処理装置構成と、夫々少くとも１個のタグ
ビットを含む抽出後にしてビットエンコードデータを記
憶するためのアレイを有するメモリと、この処理構成と
メモリに接続して両者の間でビットエンコードデータを
伝送するインターフェースとを含む。

この処理構成は指定されたデータワードからタグビット
を抽出するための第１コマンドを発生する手段と、メモ
リアレイ内のこの指定データワードを記憶するメモリア
レイに対応するアドレスデータを発生する手段とを含む
。

この回路は更に、メモリ内にあって第１コマンドに応じ
て指定されたデータワードについてのタグビット操作を
選択的に行うためのデータ処理手段を含む。この処理手
段は中間データ保持手段と、第１コマンドとアドレスデ
ータの一方に応じて指定データワードの１つをメモリア
レイに配置しそしてそれをそのメモリアレイから中間保
持手段に移すためのラッチ手段と、データワードが中間
データ保持手段内に含まれるときに指定抽出用のタグビ
ットの夫々を抽出して処理構成にそれを伝送するように
する手段と、タグ操作がそのワードについて行われた後
にそれをメモリアレイに転送する書込手段と、を含む。

好適にはこの処理構成は更に指定されたデータワードに
タグビットをそう入するための第２コマンドを発生し、
そして更にインターフェースを介してメモリに指定デー
タワードに対応する少くとも１個のタグビットを与える
ための手段を含む。

このとき処理手段は更に第２コマンドに応答し指定デー
タワードが中間データ保持手段に含まれるときそのワー
ドに夫々指定データワードをそう入するための手段を含
む。

一般に処理構成は数個の処理装置。１２、前記装置がピ
ットエンコードデータを処理しそして第１および第され
た後に転送するための書込手段を含む。

メモリは複数のメモリカード。１２、前記カードはビッ
トエンコードデータを記憶するためのデータアレイを有
する。インターフェースはプロセスとメモリカードの間
のタグビットの伝送用のデータバスと、第１および第２
コマンド並びにアドレス情報を伝送するためのコマンド
バスを含む。

データバスとコマンドバスは処理装置のすべておよびメ
モリカードのすべてにより共用される。前記メモリカー
ドは内部レジスタを有し、これらレジスタが協働して中
間データ保持手段を与える。

好適なアプリケーションにおいては前記メモリカードも
変更されるべき抽出後に指定データワードをプロセサの
内の１個からマルチプレクサの入力として与えるための
、その内部レジスタと関連する回路を有する。このマル
チプレクサは第２コマンドを実行するために指定タグビ
ット位置への入力として指定データワードをうける。

あるいはこの回路は第１コマンドに対しタグビット位置
をすべてからデータをＡＮＤ論理ゲートに与えそしてそ
の出力をプロセサに与えることにより応答する。

一つの特定のアプリケーションではデータワードはポイ
ンタデータワードであり、タグビットはポインタデータ
ワードの夫々を有効仮想アドレスを含むものとして識別
する。

タグビットの抽出とそう人を制御するためにプロセサを
用いる従来の方法と比較して、これら機能は本発明によ
り行われるとき特にそう人において時間を短縮する。こ
れら動作を主としてメインメモリ内で行うことにより、
各プロセサはタグビットのそう人と抽出における時間の
すべてにおいて他のタスクを自由に行うことができる。

必要とするサイクル数は、プロセサとメモリカードの間
のインターフェースまたはバスの動作時間と同様に減少
し、システムを全体として改善する。最後にメモリカー
ドの内の１個がタグビットのそう人または抽出に関する
コマンドを受けると、この機能をインターフェーストラ
フィックの劣化。アレイの初期化オーバーヘッド、また
は非同期メモリ更新動作を伴うことなく完了するために
使用可能である。

（実施例） 第１図はピットエンコードデータにもとづく選ばれた動
作を記憶し実行するための情報処理回路１６を示す。こ
のシステムは２個の処理装置１８゜２０。１２、夫々が
データに付いての動作を行い且つメインメモリに対する
転送のためのコマンドと関連データを与える回路を有す
る。調停リンク２２がこれらプロセサを結合させそして
これは両プロセサ内になる調停論理と共にインターフェ
ースへのアクセスについていずれかのプロセサに優先権
を与えるために用いられる。この回路の処理装置の構成
は１個の処理装置または複数の処理装置からなることが
でき、後者の場合には複数の調停リンクがすべての処理
装置の点−点接続のために設けられる。

インターフェースがこれら処理装置を、複数のメモリカ
ード２４．２６を含むメインメモリに接続する。例えば
メモリカード２４はバッファ２７、ビットエンコードデ
ータを記憶するためのメモリアレイ２８およびアレイに
接続した内部レジスタ３０を含む。これらのメモリアレ
イに記憶されるデータは一時または中間記憶のために内
部レジスタ３０にロードされ、その内にタグビットがデ
ータから抽出されあるいはそこにそう人される。

メモリカード２６は２４と同様にバッファ３１とメモリ
アレイ３２と内部レジスタ３４を含む。

これら要素はメモリカード２４内のそれらと実質的に同
じであり且つ同様に機能する。メインメモリは２４．２
６のような複数のメモリカードを含む。

これらプロセサとメモリカードを関連づけるインターフ
ェースはデータバス３６とコマンド／アドレスバス３８
。１２、夫々は処理装置とメモリカードのすべてに接続
しそして他方のバスと並列にデータを伝送する。データ
バス３６はワーキング情報と呼ばれるものすなわちシス
テムユーザが最も直接的な興味をもつ情報を伝送する。

コマンド／アドレスバス３８は特定のワーキングデータ
を取出し、記憶しまたは他の処理を行うためのコマンド
に関係する制御情報とメモリアレイ内の特定のワーキン
グデータワードの位置またはそのようなデータが送られ
るべき位置を識別するアドレス情報を伝送する。

コマンドライン４０．４２はバス３８にコマンドとアド
レス情報を送り、そこからコマンドライン４４と４６の
一方が情報を適正なメモリカードに送る。コマンド転送
は一方向性（プロセサからメモリカードへ）であり、コ
マンドライン４０゜４２の両端の矢印は前記処理装置が
コマンドを送る間に残りのプロセサにアクセスのアドレ
スとバイト長についての情報を与えうることを示してい
る。

プロセサとバス３６の間のデータライン４８゜５０とメ
モリカードとデータバスの間のデータライン５２．５４
は両方向のワーキング情報の伝送に適合する。このイン
ターフェースは更に第１図には示さないがデータバス３
６の使用を制御するデータバス。１２そしてまたワーキ
ングデータに関係する状態情報を伝送するための共用通
路バスを含むことができる。このインターフェースの更
に詳細については米国特許出願第４４５３２０号を参照
されたい。　回路１６は更にライン５８によりデータバ
ス ３６にそしてライン６０によりコマンド／アドレスバス
３８に接続してプロセサとメモリカードのインターフェ
ースの共用を行わせるための補助メモリ装置５６を含む
。メモリ装置５６はＩ１０装置でよいがその形式はそれ
がメインメモリ内のメモリカードからデータを受けた記
憶しうるちのであること以外は本発明には関係ない。更
に装置５６はメモリカード２４．２６に記憶されるポイ
ンタデータワードのフォーマットとは両立しないフォー
マットでデータを記憶する。

上記のようにポインタデータワードはタグビット。１２
、これらはセットされるとそれに関連するポインタを有
効仮想アドレスを含むものとして識別する。タグビット
は、メモリカードがポインタを記憶するために、他のデ
ータの記憶用の他の領域に対し指定される特定の領域を
有さないという点で混合された、メモリカード２４と２
６の前記メモリアレイ内のポインタと他のデータの記憶
を可能にする。この実施例では好適なポインタは４ビツ
トのタグビットストリームを有するカッドワードであり
、１タグビツトがカッドワードの４個の８バイトワード
の夫々について与えられる。

カッドワードフォーマットを第２図に示しており、タグ
ビットは３２番目、７２番目、１１２１２番目よび１５
２５２番目ット位置に配置される。

ワーキングデータはビット位置０−３１．４０−７１．
８０−１１１および１２０−１５１に記憶される。残り
のピット位置すなわち３３−３９゜７３−７９，１１３
−１１９および１５３−１５９はエラー修正コードビッ
ト位置である。

メモリカード２４と２６の内部レジスタ３０と３４はポ
インタを処理装置に移すことなくメモリアレイ記憶され
たポインタについてタグビットの変更を行う場合に特に
有用である。タグビット変更用の回路をタグビット抽出
およびそう人について夫々第３．４図に示す。タグ抽出
に関連して、タグビット位置３２，７２，１１２，１５
２がらのデータはバッファ６１を通りＡＮＤ論理ゲート
６２に与えられる。ＡＮＤゲート６２の出力はデータバ
ス２３６を介して処理装置の一方、例えば１８に与えら
れる。

タグそう人についての第４図に示すようにタグビットを
含むプロセサ１８からのデータはマルチプレクサ６４の
入力の一方として与えられる。このマルチプレクサの他
の入力はメモリカード２４のアレイから読出され、そし
てバッファ６３を介して与えられたデータである。プロ
セサ１８からマルチプレクサへの入力はビット位置３２
，７２゜１１２．１５２のみを更新し、カッドワードが
内部レジスタ３０にある間にメモリから読出された４個
のタグビットを入れ換える。マルチプレクサ６４の出力
はバッファ６５を介してメモリアレイに書込まれる。

メインメモリの他のメモリカードは同様にメモリアレイ
からデータをとり出しそしてそれを内部レジスタにロー
ドし、内部レジスタ内のデータにより適正なタグ機能を
行うようにタグビットを抽出またはそう人し、そして変
更されたデータをデータアレイにもどすための回路を含
んでいる。この方法の一つのは利点はタグ抽出とそう人
の機能がプロセサではなくメモリカードにあり、これら
機能を行うに必要なりロックサイクル数を減少させ、タ
グそう人様能において実質的な減少が生じるということ
である。

これは本発明のこれら機能を従来のタグビットそう入お
よび抽出と比較すれば明らかである。これまでのポイン
タのプロセサ制御タグ変更を第５図のタイミング図に示
す。メインメモリ内の要求されたデータの位置に対応す
るアドレス情報を含む取出コマンドはプロセサから第１
クロツクサイクル中にコマンド／アドレスバスを介して
メモリカードに送られる。

選ばれたメモリカードは第２クロツクサイクルにおいて
そのメモリアレイへのアクセスを開始する。詳細には、
アレイへのアクセスは２本の制御ライン、すなわち行ア
ドレスストローブ（ＲＡＳ）とコラムアドレスストロー
ブ（ＣＡＳ）を通じて与えられる。行アドレスストロー
ブは第２クロツクサイクルのスタート時に活性となるこ
とによりデータアレイアクセスを開始し、カラムアドレ
スストローブは第３クロツクサイクルのスタート時に活
性となる。第５．６図に関し、ＲＡＳとＣＡＳは他のラ
インと同様に活性となると高レベルとなるものとして示
しである。実際にはＲＡＳとＣＡＳは「マイナス活性」
すなわち低レベルとなると活性になるものである。

第４クロツクサイクルにおいて、データがメモリアレイ
から読出されて内部レジスタにラッチされる。第５クロ
ツクサイクルのスタート時に行アドレスとカラムアドレ
スのストローブが不活性となる。第５および第６クロツ
クサイクル中にポインタデータカッドワードがデータバ
スを介してプロセサに移される。これはデータバスの幅
が８バイトであるから２サイクルを必要とする。第７ク
ロツクサイクルで変更がプロセサ内に生じる。この変更
がタグの抽出であればこの機能は完全であス しかしながらタグビットそう人は更にインターフェース
の使用を必要とする。第８クロツクサイクルにおいて、
変更された（タグビットをそう人された）データが記憶
されるべき位置に対応するアドレス情報を含む記憶コマ
ンドがプロセサからコマンド／アドレスバスを介してメ
モリカードに送られる。この変更されたデータは第９お
よび第１０クロツクサイクルにおいてデータバスにより
プロセサからメモリカードに送られる。行アドレススト
ローブは第９クロツクサイクルにおいて活性となり、カ
ラムアドレスストローブは第１２クロツクサイクルにお
いて活性となる。この変更されたデータは第１２クロツ
クサイクルにおいてメモリアレイに書込まれ、その後行
アドレスストローブとカラムアドレスストローブが不活
性となる。

第６図は第５図と同様のタイミング図であってメモリカ
ード２４のメモリアレイ２８内の選ばれたアドレス６６
におけるポインタデータワードからのタグビットの抽出
またはそれへのタグビットのそう人を行うために処理装
置１８からのコマンドに従ってメモリカードに主として
行われるタグビット抽出およびそう人を示すものである
。プロセサ１８はタグビットの抽出またはそう人のため
に第１サイクルでタグビット変更コマンドを出す。

このコマンドがタグビットそう人であればタグビットが
第２クロツクサイクルにおいてプロセサからデータバス
３６を介してメモリカード２４に与えられる。このコマ
ンドがタグビット抽出であれば、第２サイクルにおいて
データバスを介しての伝送はない。いずれにしても行ア
ドレスストローブは第２サイクルのスタート時に活性と
なり、カラムアドレスストローブは第３サイクルで活性
となる。

タグビットそう人に関し、ポインタは第４サイクルでア
レイ２８から読出され、第５サイクルでタグビットが付
加され、第６サイクルでポインタがアレイにもどされ、
その後行およびコラムアドレスストローブは不活性とな
る。抽出機能についてはポインタが第４サイクルでメモ
リアレイから読出され、第４サイクルにおいてタグビッ
トが抽出され、第５サイクルでデータバスを介してタグ
ビットがプロセサ１８に与えられる。

このように、メモリカードにあるこの回路はタグビット
抽出機能の速度を幾分増加させ、そしてメモリアレイ内
のポインタについてのタグビットそう人様能の速度を著
しく増加させる。効率は、この例では前記場合プロセサ
がインターフェースの使用について争う時間を必要とし
ないから、この比較が示唆するところより増加する。１
個のインターフェースを共用する複数のプロセサの任意
の構成においてプロセサはメインメモリインターフェー
スの使用について他のプロセサと争はねばならない。従
来のタグビットそう入シーケンス（第５図）はプロセサ
がインターフェースに２回、すなわちメモリカードから
のデータ取出しに１回とタグビットをそう人したデータ
をもどすに１回、アクセスしなければならない。これに
対しプロセサ１８はインターフェースへの１回のアクセ
スでタグビットをそう人できる。

これは、本発明のタグそう人様能がインターフェースの
使用量の半分、特にタグそう入コマンドを与えるために
１サイクルそしてそう人されるべきタグビットを与える
１サイクルのみを必要とするという別の利点を与える。

従来のシーケンスは４クロツクサイクルのインターフェ
ース使用を必要とする。

更に他の利点はメモリアレイが通常不活性であり、メモ
リアレイからデータの読取またはそれへのデータの書込
みのためにチャージされ、あるいは準備完了するために
予定のクロックサイクル数を必要とするということであ
る。このサイクル数はアレイの性質とサイクル時間によ
り変わるが、いずれにしてもアレイへのアクセスを含む
動作に必要な時間に加わる。従来のタグビットそう入シ
ーケンスはまずプロセサにもどすためのデータ読出しの
ため、そして後に行およびコラムアドレスストローブが
不活性となった後にアレイに変更されたデータをもどす
ためのメモリアレイへのアクセスを必要とする。これに
対し、メモリカード２４内のポインタは３回の連続する
クロックサイクルの１回の読取／変更／書込シーケンス
内で変更され、メモリアレイの活性化を制御する行アド
レスストローブを再び活性にする必要がない。

従来のシーケンスに対する他の利点はメモリ更新のよう
な非同期イベントが回路１６のメモリカードにおけるタ
グビットそう大または抽出機能を妨害しないということ
である。そのようなイベントは、特にそれらがタグビッ
トそう人についての取出コマンドと記憶コマンドの間に
生じるときに従来のそう人を遅延させうるちのである。

このように、メインメモリのメモリカードが処理装置か
らのコマンドに応じてタグそう入および抽出を行う本発
明の情報処理回路はタグビット機能について使用な時間
とインターフェースの使用を減少させるものである。

【図面の簡単な説明】

第１図は共通インターフェースを通して複数のメモリカ
ードを含むメインメモリに複数の処理装置が関連づけら
れるようになった情報処理回路の概略図、第２図はこの
回路内でアドレスポインタとして使用される１６バイト
カツドワードを示す図、第３図および第４図はメモリカ
ードの１個におけるタグビット変更論理を示す図、第５
図は従来のタグ変更動作を示すタイミング図、第６図は
本発明によるタグビット変更を示す、第５図と同様のタ
イミング図である。 １６・・・情報処理回路、１８．２０・・・プロセサ、
２２・・・調停リンク、２４．２６・・・メモリカード
、２７．３１・・・バッファ、２８．３２・・・メモリ
アレイ、３０．３４・・・内部レジスタ、３６・・・デ
ータバス、３８・・・コマンド／アドレスバス、４０．
４２，４４．４６・・・コマンドライン、４８．５０，
５２．５４・・・データライン。

Claims (1)

1. 【特許請求の範囲】 １、夫々少くとも１個のタグビットを含む複数のビット
   を有する、データワードを含むビットエンコードデータ
   を処理するための下記要件を含むシステム； ビットエンコードデータを処理するための処理装置構成
   、夫々少くとも１個のタグビットを含むデータワードと
   してビットエンコードデータを記憶するアレイを有する
   メモリ、および上記処理装置構成と上記メモリに接続し
   てこの処理装置構成とメモリの間でビットエンコードデ
   ータを伝送するためのインターフェース； 指定データワードから上記タグビットを抽出するための
   第１コマンドを発生する手段および上記指定データワー
   ドが記憶される上記メモリアレイの選ばれた位置に対応
   するアドレスデータを発生する手段を含む上記処理装置
   構成； 上記メモリ内にあって上記第１コマンドの１つの受信に
   応じて上記指定データワードの１つについてのタグビッ
   ト操作を選択的に行うためのデータ処理手段； このデータ処理手段に含まれる中間データ保持手段； このデータ処理手段に含まれる、上記第１コマンドとア
   ドレスデータに応じて指定ワードを上記メモリアレイに
   配置すると共にこの指定ワードを上記選ばれた位置から
   上記中間データ保持手段に転送するためのラッチ手段； このデータ処理手段に含まれ、上記中間データ保持手段
   に指定データワードが含まれるときこのデータワード内
   のタグビットの夫々を抽出し、上記処理装置構成にそれ
   を送るための手段； このデータ処理手段に含まれ、上記タグ操作を指定デー
   タワードについて行われた後にそれを上記メモリアレイ
   にもどすための書込手段。 ２、前記処理装置構成は前記指定データワードにタグビ
   ットをそう入するための第２コマンドを発生する手段を
   さらに含みそして前記インターフェースを介して前記メ
   モリに指定データワードに対応する少くとも１個のタグ
   ビットを与えるようになっており、前記処理手段は上記
   第２コマンドに応じて、上記指定データワードが前記中
   間データ保持手段内にあるときそれに夫々の対応するタ
   グビットをそう入するための手段を含む請求項１記載の
   システム。 ３、前記処理装置構成は複数の処理装置を含み、夫々の
   処理装置がビットエンコードデータを処理すると共に前
   記第１および第２コマンドを発生する手段を含み、前記
   メモリが複数のメモリカードを含み、夫々のメモリカー
   ドがビットエンコードデータを記憶するためのデータア
   レイを有する請求項２記載のシステム。 ４、前記インターフェースは対応するタグビットの伝送
   用のデータバスと前記第１および第２コマンド並びにア
   ドレス情報を伝送するためのコマンドバスを含み、上記
   データバスとコマンドバスはそべての前記処理装置およ
   びすべての上記メモリカードにより共用される請求項３
   記載のシステム。 ５、前記メモリカードの夫々は内部レジスタを有し、こ
   の内部レジスタが協働して前記中間データ保持手段を与
   える請求項４記載のシステム。 ６、前記データワードの夫々は同一の予定数のビットを
   有する請求項１記載のシステム。７、前記データワード
   の夫々は同一の予定数のタグビットを有する請求項６記
   載のシステム。 ８、前記データワードの夫々は複数のワーキングデータ
   ビットと、３２個のワーキングデータビット毎に１個の
   割合で複数のタグビットを含む請求項７記載のシステム
   。 ９、前記メモリは複数のメモリカードを含み、夫々のメ
   モリカードが前記データアレイの内にビットエンコード
   データを記憶するためのそれ自体のデータアレイと、そ
   れ自体の内部レジスタとを有しており、これら内部レジ
   スタは協働して前記中間データ保持手段を与える請求項
   ２記載のシステム。 １０、前記データワードはポインタデータワードであり
   、前記タグビットは上記ポインタデータワードの夫々を
   有効仮想アドレスを含むものとして識別する請求項９記
   載のシステム。 １１、下記要件を含むデータ処理システム：複数のデー
   タワードの内の指定の１つにタグビットをそう入するた
   めの第１コマンドを発生すると共にこの指定データワー
   ドが記憶される、データアレイ内の選ばれた伝送に対応
   するアドレス情報を発生する手段とこの指定されたデー
   タワードに対応するタグビットを発生すると共にインタ
   ーフェースを介してメモリにこれら対応するタグビット
   を与える手段を含む、ビットエンコードデータを処理す
   る処理装置構成と、夫々複数のワーキングデータビット
   並びに少くとも１個のタグビットを含む複数のデータワ
   ードとしてビットエンコードデータを記憶するためのア
   レイを有する上記メモリと、この処理装置構成とメモリ
   に接続してそれらの間でビットエンコードデータを伝送
   するための上記インターフェース；および 上記メモリ内にあって、下記要件を含む、第１コマンド
   に従って上記指定データワードについてのタグビット機
   能を選択的に行うためのデータ処理手段： 中間データ保持手段； 上記第１コマンドとアドレスデータに応じて上記アレイ
   に上記指定データワードを配置すると共にそれをこの選
   択された位置から上記中間データ保持手段に転送するた
   めのラッチ手段； 上記対応するタグビットを受けて、その指定データワー
   ドが中間データ保持手段に含まれるときそれにタグビッ
   トを与えて指定データワードにそれらタグビットをそう
   入するための手段； この指定データワードを上記アレイに、そのデータワー
   ドが変更された後に転送するための書込手段。 １２、前記処理装置構成は更に前記ポインタデータワー
   ド内のタグビットの夫々の抽出用の第２コマンドを発生
   する手段を含み、前記データ処理手段は更に指定データ
   ワードが前記中間データ保持手段に含まれるときそのデ
   ータワード内のタグビットのみを選択的に抽出して上記
   処理装置構成へのそのタグビットの伝送を行う手段を含
   む請求項１１記載のシステム。 １３、前記メモリは複数のメモリカードを含み、夫々の
   メモリカードがビットエンコードデータを記憶するため
   の前記データアレイの内のそれ自体のアレイおよびそれ
   自体の内部レジスタを有しており、これら内部レジスタ
   が協働して前記中間データ保持手段を与えており、上記
   夫々のカードは更にその内部レジスタに関連して変更さ
   れるべき指定データワードおよび対応するタグビットを
   前記第１コマンドを実行するためのマルチプレクス手段
   への入力として与えそして、交互に、第２コマンドの実
   行の際に変更されるべきデータワードのタグビット位置
   のみからビットをＡＮＤ論理ゲートに選択的に与えるた
   めの回路手段を含んでおり、このＡＮＤ論理ゲートの出
   力が前記処理装置構成に与えられる請求項１２記載のシ
   ステム。 １４、ビットエンコードデータを処理するためのプロセ
   サ構成と、ビットエンコードデータを、夫々が複数のビ
   ットを含む複数の、複数のワーキングデータビットと少
   くとも１個のタグビットを有する複数のデータワードと
   して記憶するためのメモリアレイを有する主記憶手段を
   含むメモリと、この構成とメモリに接続して両者間でビ
   ットエンコードデータを伝送するためのインターフェー
   スと、を含んだデータ処理システムにおいて、上記メモ
   リアレイに記憶されたデータワードにタグビットを選択
   的にそう入するための下記段階を含む処理方法： 上記プロセサ構成を用いてビットエンコードデータにタ
   グビットをそう入するためのコマンド、上記メモリアレ
   イ内の選択された位置に対応する、その位置に記憶され
   たデータワードを変更されるべきデータワードとして指
   定するためのアドレス情報および変更されるべく指定さ
   れたデータワードに対応する少くとも１個のタグビット
   を発生する段階； 上記コマンド、アドレス情報および夫々のタグビットを
   上記インターフェースを介して上記メモリに伝送する段
   階； 上記コマンドとアドレス情報に応じて上記指定されたデ
   ータワードを配置しそしてこの指定されたデータワード
   を上記メモリアレイからそのメモリ内の中間保持手段に
   転送する段階； 上記指定されたワードが上記保持手段内に含まれるとき
   上記タグビットの夫々を上記指定データワードの選ばれ
   たタグビット位置に加えて対応するタグビットの夫々を
   指定データワードにそう入する段階。 １５、前記指定されたデータワードを夫々の対応するタ
   グビットのそう入後にメモリアレイにもどす段階を更に
   含む請求項１４記載の処理方法。 １６、前記指定ワードを前記中間保持手段に転送する段
   階と、夫々のタグビットを指定ワードに加える段階と、
   指定ワードを前記メモリアレイに転送する段階は１回の
   読取／変更／書込サイクル中に行われる請求項１５記載
   の処理方法。 １７、前記データワードをタグビットのそう入後に前記
   アレイに転送する段階は指定ワードを前記選ばれた位置
   にもどす段階を含む請求項１６記載の処理方法。 １８、ビットエンコードデータを処理するためのプロセ
   サ構成と、ビットエンコードデータを、夫々が複数のビ
   ットを含む複数の、複数のワーキングデータビットと少
   くとも１個のタグビットを有する複数のデータワードと
   して記憶するためのメモリアレイを有する主記憶手段を
   含むメモリと、この構成とメモリに接続して両者間でビ
   ットエンコードデータを伝送するためのインターフェー
   スと、を含んだデータ処理システムにおいて、上記メモ
   リアレイに記憶されたデータワードからタグビットを抽
   出するための下記段階を含む処理方法：上記プロセサ構
   成を用いてビットエンコードデータからタグビットを抽
   出するためのタグコマンドと、上記メモリアレイの選択
   された位置に対応し、その位置に記憶されたポインタデ
   ータワードを、夫々のタグビットを抽出すべきデータワ
   ードとして指定するアドレス情報とを発生する段階；こ
   のタグコマンドとアドレス情報を上記インターフェース
   を介して上記メモリに送る段階；このコマンドとアドレ
   ス情報に応じてこの指定されたワードを配置しそしてこ
   の指定されたワードを上記メモリアレイからそのメモリ
   内の中間データ保持手段に転送する段階； 上記指定ワードが上記保持手段に含まれる間にそれから
   タグビットの夫々を、上記プロセサ構成への各タグビッ
   トの伝送のために抽出する段階。 １９、前記指定されたデータワードをそのタグビットの
   夫々が抽出された後に前記メモリアレイにもどす段階を
   更に含む請求項１８記載の処理方法。 ２０、前記指定されたワードを中間保持手段に転送する
   段階と、上記指定ワードから夫々のタグビットを抽出す
   る段階と、上記指定されたワードをタグビット抽出後に
   前記メモリアレイにもどす段階は１回の読取／変更／書
   込サイクル中に行われる請求項１９記載の処理方法。 ２１、前記指定されたワードをタグビット抽出後に前記
   メモリアレイにもどす段階は前記指定データワードと前
   記選ばれた位置にもどす段階を含む、請求項２０記載の
   処理方法。