JPH01129334A - キャッシュメモリのデータ制御方式 - Google Patents
キャッシュメモリのデータ制御方式Info
- Publication number
- JPH01129334A JPH01129334A JP62287227A JP28722787A JPH01129334A JP H01129334 A JPH01129334 A JP H01129334A JP 62287227 A JP62287227 A JP 62287227A JP 28722787 A JP28722787 A JP 28722787A JP H01129334 A JPH01129334 A JP H01129334A
- Authority
- JP
- Japan
- Prior art keywords
- data
- processor
- cache memory
- block
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はキャッシュメモリのデータ制御方式ｔ：［、ａ
Ｃニキャッシュコントローラが主記憶をアクセスした場
合のキャッシュメモリのデータ制御方式に関する。
Ｃニキャッシュコントローラが主記憶をアクセスした場
合のキャッシュメモリのデータ制御方式に関する。
プロセッサと主記憶との間に小容量の高速なバッファメ
モリを設置することにより、実効的な主記憶のアクセス
時間を高速化しうることは。
モリを設置することにより、実効的な主記憶のアクセス
時間を高速化しうることは。
コンピユーティンフサ−ベイ（＾ｐｕｔｉｎｇＳｕｒｖ
ｅｙ） １４巻３号、１９８２年、４７３〜５３０ペー
ジ（＝詳しく述べられているよう（＝−般によく知られ
ている。
ｅｙ） １４巻３号、１９８２年、４７３〜５３０ペー
ジ（＝詳しく述べられているよう（＝−般によく知られ
ている。
この手法は通前キャッシュメモリと呼ばれ。
広く計算機システムに使用されている。これは計算機シ
ステム上で実行されるプログラムのメモリアクセス（二
おいては局所性があるという１質を利用したものであり
、プロセッサから主記憶へのアクセスに際し、アクセス
の行なわれたワードを含む一定サイズの連続した記憶位
置（通常これをブロックと呼ぶ）の内容を主記憶からキ
ャッシュメモリに取込むことにより、メモリアクセスの
大部分は、高速なキャッシュメモリへのアクセスで済み
、低速な主記憶へのアクセスを不要とすることができる
。
ステム上で実行されるプログラムのメモリアクセス（二
おいては局所性があるという１質を利用したものであり
、プロセッサから主記憶へのアクセスに際し、アクセス
の行なわれたワードを含む一定サイズの連続した記憶位
置（通常これをブロックと呼ぶ）の内容を主記憶からキ
ャッシュメモリに取込むことにより、メモリアクセスの
大部分は、高速なキャッシュメモリへのアクセスで済み
、低速な主記憶へのアクセスを不要とすることができる
。
一方、主記憶からブロック分のデータをキャッシュメモ
リに取り込む場合２通常、プロセッサによりアクセスさ
れたデータを最も先（二転送し、その他のデータを後に
順次転送するラップアラウンド方式がとられ、プロセッ
サによりアクセスされたデータが転送され次第、プロセ
ッサにそのデータを引渡し、キャッシュメモリには、そ
の後転送されてくるデータがブロック分そろってから書
込む様になっている。
リに取り込む場合２通常、プロセッサによりアクセスさ
れたデータを最も先（二転送し、その他のデータを後に
順次転送するラップアラウンド方式がとられ、プロセッ
サによりアクセスされたデータが転送され次第、プロセ
ッサにそのデータを引渡し、キャッシュメモリには、そ
の後転送されてくるデータがブロック分そろってから書
込む様になっている。
上述したキャッシュメモリシステムにおいて。
主記憶に対するプロセッサのアクセスは、ブロック転送
中（二終了する。従って、プロセッサは次のアクセスを
開始できる訳でちるが、この時（二前回のプロセッサア
クセス（＝よるブロック転送が終了せず、かつ、プロセ
ッサによるアクセスがブロック転送中のブロックのアク
セスであった場合は、そのブロック転送が終了した後。
中（二終了する。従って、プロセッサは次のアクセスを
開始できる訳でちるが、この時（二前回のプロセッサア
クセス（＝よるブロック転送が終了せず、かつ、プロセ
ッサによるアクセスがブロック転送中のブロックのアク
セスであった場合は、そのブロック転送が終了した後。
キャッシュメモリに書込まれてからでなければプロセッ
サへデータを引渡すことができず、又。
サへデータを引渡すことができず、又。
プロセッサのアクセスは一般（一連続性があるという点
でブロック転送中のブロックは比較的多くアクセスされ
る為に、実効的な主記憶のアクセス時間の高速化が阻害
され、システムの性能が低下してしまうという問題点が
あった。
でブロック転送中のブロックは比較的多くアクセスされ
る為に、実効的な主記憶のアクセス時間の高速化が阻害
され、システムの性能が低下してしまうという問題点が
あった。
本発明は従来のもののこのような問題点を解決しようと
するもので、ブロック転送中のブロックへのアクセス時
間を短縮したキャッシュメモリのデータ制御方式を提供
するものである。
するもので、ブロック転送中のブロックへのアクセス時
間を短縮したキャッシュメモリのデータ制御方式を提供
するものである。
本発明によれば、プロセッサと主記憶との間に設けられ
、該プロセッサの前記主記憶（二対する実効的なアクセ
ス時間を高速化するためのキャッシュメモリ（：おいて
、前記主記憶から前記キャッシュメモリへブロック転送
されるデータの保持手段（１１〜１４）と、前記プロセ
ッサによりアクセスされるデータのブロック転送（二お
ける転送位置の判別手段（４及び５）とを有し、＠肥土
記憶から前記キャッシュメモリへのブロック転送時のプ
ロセッサアクセスに対して。
、該プロセッサの前記主記憶（二対する実効的なアクセ
ス時間を高速化するためのキャッシュメモリ（：おいて
、前記主記憶から前記キャッシュメモリへブロック転送
されるデータの保持手段（１１〜１４）と、前記プロセ
ッサによりアクセスされるデータのブロック転送（二お
ける転送位置の判別手段（４及び５）とを有し、＠肥土
記憶から前記キャッシュメモリへのブロック転送時のプ
ロセッサアクセスに対して。
前記判別手段により、前記プロセッサによりアクセスさ
れたデータであるかを判別し、前記プロセッサによりア
クセスされたデータが前記主記憶から読み出され次第、
前記保持手段にデータを保持すると共に、前記プロセッ
サＣニデータを引渡すことを特徴とするキャッシュメモ
リのデータ制御方式が得られる。
れたデータであるかを判別し、前記プロセッサによりア
クセスされたデータが前記主記憶から読み出され次第、
前記保持手段にデータを保持すると共に、前記プロセッ
サＣニデータを引渡すことを特徴とするキャッシュメモ
リのデータ制御方式が得られる。
次に本発明について図面を参照して説明する。
第１図は本発明を採用したキャッシュメモリの一実施例
のブロック構成図である。木実施例では主記憶アクセス
時のアドレスとデータは同一バスを時分割で使用してい
る。また、主記憶アクセス時のデータ読込み順序はプロ
セッサがアクセスしたデータを最初（＝読込み、その後
。
のブロック構成図である。木実施例では主記憶アクセス
時のアドレスとデータは同一バスを時分割で使用してい
る。また、主記憶アクセス時のデータ読込み順序はプロ
セッサがアクセスしたデータを最初（＝読込み、その後
。
残りのデータを読込む制御方式を用いている。
プロセッサからキャッシュメモリに対してアクセスが開
始されると、アドレス情報はＡ（アドレス）バス１０１
（二印加さし、アドレスレジ内にデータが存在すること
が判明すると、データメモリ２のデータがマルチプレク
サ７を経由してＤ（データ）バス１０６に出力される。
始されると、アドレス情報はＡ（アドレス）バス１０１
（二印加さし、アドレスレジ内にデータが存在すること
が判明すると、データメモリ２のデータがマルチプレク
サ７を経由してＤ（データ）バス１０６に出力される。
ディレクトリ１の参照において、キャッシュメモリ内（
ニデータが存在せず、かつ、比較器５（＝よってアドレ
スレジスタ３とブロック転送アドレスレジスタ４のブロ
ックアドレスが異なることが判明すると、キャッシュメ
モリは主記憶をアクセスし、ブロックの読込みを行ない
、同時に。
ニデータが存在せず、かつ、比較器５（＝よってアドレ
スレジスタ３とブロック転送アドレスレジスタ４のブロ
ックアドレスが異なることが判明すると、キャッシュメ
モリは主記憶をアクセスし、ブロックの読込みを行ない
、同時に。
アドレスレジスタ３のブロックアドレスをブロツク転送
アドレスレジスタ４にもラッチする。
アドレスレジスタ４にもラッチする。
主記憶アクセスでは、まず第２図のＳ１スデートでＡ／
Ｄ （アドレス／データ）バス１０２にアドレスレジス
タ５の内容が人出力バツファ６を経由して出力される。
Ｄ （アドレス／データ）バス１０２にアドレスレジス
タ５の内容が人出力バツファ６を経由して出力される。
Ｓ２Ｗステートはウェイトステートであ１几主記憶のデ
ータ出力がまだ準備出来ていない場合に挿入される。８
２０〜Ｓ２３ステートはデータ読取りの為のステートで
あり、主記憶からの読取りデータは、クロック１０４を
ラッチタイミングとして、入力レジスタ１０に順次ラッ
チされる。本実施例では。
ータ出力がまだ準備出来ていない場合に挿入される。８
２０〜Ｓ２３ステートはデータ読取りの為のステートで
あり、主記憶からの読取りデータは、クロック１０４を
ラッチタイミングとして、入力レジスタ１０に順次ラッ
チされる。本実施例では。
１ブロツクは４ワードで構成されており、主記憶アクセ
スは４ワードのデータをラッチすると終了する。また前
述した様（二、主記憶をアクセスさせたプロセッサのア
クセスに対するデータは第２図におけるＤＯであり、Ｄ
１〜Ｄ６は１ブロツク内の残りのデータである。
スは４ワードのデータをラッチすると終了する。また前
述した様（二、主記憶をアクセスさせたプロセッサのア
クセスに対するデータは第２図におけるＤＯであり、Ｄ
１〜Ｄ６は１ブロツク内の残りのデータである。
入力レジスタ１０の内容は、データレジスタ１１〜１４
のうち、データメモリ２を更新する際のブロック内での
位置に相当するデータレジスタＣ−ラノチサレる。チー
タレジスタ１１〜１４にラッチする為のタイミング
信号２０１〜２０４はタイミング制御部９で生成され２
例えば第２図の様（−データレジスタ１１〜１４にそれ
ぞれ出力される。尚、タイミング制御部９はプロセッサ
によりアクセスされるデータのデータ転送位置判別手段
に相当する。
のうち、データメモリ２を更新する際のブロック内での
位置に相当するデータレジスタＣ−ラノチサレる。チー
タレジスタ１１〜１４にラッチする為のタイミング
信号２０１〜２０４はタイミング制御部９で生成され２
例えば第２図の様（−データレジスタ１１〜１４にそれ
ぞれ出力される。尚、タイミング制御部９はプロセッサ
によりアクセスされるデータのデータ転送位置判別手段
に相当する。
ブロック転送レジスタ４及びデータレジスタ１１〜１４
はそれぞれディレクトリ１及びデータメモリ２に接続さ
れており、ブロック転送が終了し、データレジスタ１１
〜１４すべで（−転送データがラッチされた時点でディ
レクトリ１及びデータメモリ２が更新される。
はそれぞれディレクトリ１及びデータメモリ２に接続さ
れており、ブロック転送が終了し、データレジスタ１１
〜１４すべで（−転送データがラッチされた時点でディ
レクトリ１及びデータメモリ２が更新される。
データＤＯはデータレジスタ１１〜１４のいずれかにラ
ッチされたのち、マルチプレクサ８及びマルチプレクサ
７を経由して、Ｄバス１０６（＝出力される。この時、
タイミング制御部９はアドレスレジスタ６の内容により
、プロセッサのアクセスしているデータがラッチされて
いるデータレジスタ１１〜１４の１つを選択する信号２
０５をマルチプレクサ８に出力すると共（−。
ッチされたのち、マルチプレクサ８及びマルチプレクサ
７を経由して、Ｄバス１０６（＝出力される。この時、
タイミング制御部９はアドレスレジスタ６の内容により
、プロセッサのアクセスしているデータがラッチされて
いるデータレジスタ１１〜１４の１つを選択する信号２
０５をマルチプレクサ８に出力すると共（−。
データＤＯがＤバス１０３ Ｉ：出力されていることを
プロセッサ（＝知らせるレディ信号１０５を出力する。
プロセッサ（＝知らせるレディ信号１０５を出力する。
プロセッサはこのレディ信号１０５によってアクセスを
終了させ１次のアクセスを開始することができる。
終了させ１次のアクセスを開始することができる。
プロセッサのアクセスにより、ディレクトリ１を参照し
、キャッシュメモリ内（二はデータが存在しないが、ア
ドレスレジスタ５とブロック転送アドレスレジスタ４の
ブロックアドレスが等しいことが判明すると、キャッシ
ュメモリは主記憶をアクセスせず、プロセッサのアクセ
スしたデータがデータレジスタ１１〜１４のいずれかに
ラッチされるまで待ち、ラッチされると。
、キャッシュメモリ内（二はデータが存在しないが、ア
ドレスレジスタ５とブロック転送アドレスレジスタ４の
ブロックアドレスが等しいことが判明すると、キャッシ
ュメモリは主記憶をアクセスせず、プロセッサのアクセ
スしたデータがデータレジスタ１１〜１４のいずれかに
ラッチされるまで待ち、ラッチされると。
データをアルチブレクサ８及びマルチプレクサ７を経由
し、Ｄバス１０３に出力し、同時にレディ信号を出力す
る。第２図ではプロセッサの ２アクセスしたデータが
、ブロック転送では３番目（二転送されて来るデータＤ
２であり、データレジスタ１４にラッチされる場合の例
を示す。
し、Ｄバス１０３に出力し、同時にレディ信号を出力す
る。第２図ではプロセッサの ２アクセスしたデータが
、ブロック転送では３番目（二転送されて来るデータＤ
２であり、データレジスタ１４にラッチされる場合の例
を示す。
尚１本実施例ｆ二おいては１本発明において不要と思わ
れる書込み動作に必要なデータバス。
れる書込み動作に必要なデータバス。
キャッシュメモリ全体の一般的な制御部及び制御信号は
省略されている。
省略されている。
以上説明したよう（−１本発明では、プロセッサがブロ
ック転送中のデータをアクセスした場合に、そのデータ
が主記憶から読み出され次第プロセッサに引渡すことが
でき、ブロック転送中のブロックへのアクセス時間を短
縮できる。
ック転送中のデータをアクセスした場合に、そのデータ
が主記憶から読み出され次第プロセッサに引渡すことが
でき、ブロック転送中のブロックへのアクセス時間を短
縮できる。
プロセッサは一般（＝連続した領域をアクセスする傾向
がある為、ブロック転送中のブロックへのアクセス時間
が短縮できることは、実効的な主記憶のアクセス時間を
高速化する効果が非常（二太きいと言える。
がある為、ブロック転送中のブロックへのアクセス時間
が短縮できることは、実効的な主記憶のアクセス時間を
高速化する効果が非常（二太きいと言える。
第１図は本発明を採用したキャッシュメモリの一実施例
のブロック構成図、第２図は第１図の実施例における主
記憶装置アクセス、データ制御のタイミングチャートを
示す。 １・・・ディレクトリ、２・・・データメモリ、６・・
・アドレスレジスタ、４・・・ブロック転送アドレスレ
ジスタ、５・・・比較器、６・・・入出力バッファ。 ７・・・マルチプレクサ、８・・・マルチプレクサ。 ９・・・タイミング制餌１部、１０・・・入カンジスタ
。 １１〜１４・・・データレジスタ、１０１・・・Ａパス
。 １０２・・・Ａ／Ｄバス、１０６・・・Ｄバス、１０４
・・・クロック入力、１０５・・・レディ出力（プロセ
ッサへのデータレディ信号）
のブロック構成図、第２図は第１図の実施例における主
記憶装置アクセス、データ制御のタイミングチャートを
示す。 １・・・ディレクトリ、２・・・データメモリ、６・・
・アドレスレジスタ、４・・・ブロック転送アドレスレ
ジスタ、５・・・比較器、６・・・入出力バッファ。 ７・・・マルチプレクサ、８・・・マルチプレクサ。 ９・・・タイミング制餌１部、１０・・・入カンジスタ
。 １１〜１４・・・データレジスタ、１０１・・・Ａパス
。 １０２・・・Ａ／Ｄバス、１０６・・・Ｄバス、１０４
・・・クロック入力、１０５・・・レディ出力（プロセ
ッサへのデータレディ信号）
Claims (1)
- １、プロセッサと主記憶との間に設けられ、該プロセッ
サの前記主記憶に対する実効的なアクセク時間を高速化
するためのキャッシュメモリにおいて、前記主記憶から
前記キャッシュメモリへブロック転送されるデータの保
持手段と、前記プロセッサによりアクセスされるデータ
のブロック転送における転送位置の判別手段とを有し、
前記主記憶から前記キャッシュメモリへのブロック転送
時のプロセッサアクセスに対して、前記判別手段により
、前記プロセッサによりアクセスされたデータであるか
を判別し、前記プロセッサによりアクセスされたデータ
が前記主記憶から読み出され次第、前記保持手段にデー
タを保持すると共に、前記プロセッサにデータを引渡す
ことを特徴とするキャッシュメモリのデータ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62287227A JPH01129334A (ja) | 1987-11-16 | 1987-11-16 | キャッシュメモリのデータ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62287227A JPH01129334A (ja) | 1987-11-16 | 1987-11-16 | キャッシュメモリのデータ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01129334A true JPH01129334A (ja) | 1989-05-22 |
| JPH0567975B2 JPH0567975B2 (ja) | 1993-09-28 |
Family
ID=17714688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62287227A Granted JPH01129334A (ja) | 1987-11-16 | 1987-11-16 | キャッシュメモリのデータ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01129334A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07307668A (ja) * | 1990-11-28 | 1995-11-21 | Nec Corp | ディジタルアナログ変換装置 |
-
1987
- 1987-11-16 JP JP62287227A patent/JPH01129334A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07307668A (ja) * | 1990-11-28 | 1995-11-21 | Nec Corp | ディジタルアナログ変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0567975B2 (ja) | 1993-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |