JPH03225696A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH03225696A JPH03225696A JP2020170A JP2017090A JPH03225696A JP H03225696 A JPH03225696 A JP H03225696A JP 2020170 A JP2020170 A JP 2020170A JP 2017090 A JP2017090 A JP 2017090A JP H03225696 A JPH03225696 A JP H03225696A
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- JP
- Japan
- Prior art keywords
- memory
- data
- section
- arrays
- plural
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、複数のメモリセルを有する半導体記憶装置に
関する。
関する。
［従来の技術］
半導体記憶装置においては、従来より高集積化及び高速
化が図られている。しかしながら、ＣＰＵ（中央処理装
置）の処理速度の高速化、記憶装置の画像処理への適用
等によって、近年、より一層の高集積化及び高速化が要
求されている。
化が図られている。しかしながら、ＣＰＵ（中央処理装
置）の処理速度の高速化、記憶装置の画像処理への適用
等によって、近年、より一層の高集積化及び高速化が要
求されている。
このような要求に答えるため、例えばＤＲＡＭ（ダイナ
ミックランダムアクセスメモリ）において、行アドレス
入力により特定の行を選択し、その行の全メモリセルと
ビット線群とを接続した後、ビット線群に連続してアク
セスすることにより同一行のメモリセルに連続、高速に
アクセスする動作モードが各種開発されている。例えば
、高速ページモード、スタティックコラムモード、拡張
ニブルモード等である。
ミックランダムアクセスメモリ）において、行アドレス
入力により特定の行を選択し、その行の全メモリセルと
ビット線群とを接続した後、ビット線群に連続してアク
セスすることにより同一行のメモリセルに連続、高速に
アクセスする動作モードが各種開発されている。例えば
、高速ページモード、スタティックコラムモード、拡張
ニブルモード等である。
［発明が解決しようとする課題］
しかしながら従来の半導体記憶装置は、いずれも各メモ
リセルをシリアルアクセスするように構成されており、
上述の如き動作モードを採用したとしてもアクセス動作
の高速化には限界がある。
リセルをシリアルアクセスするように構成されており、
上述の如き動作モードを採用したとしてもアクセス動作
の高速化には限界がある。
従って本発明の目的は、データの読み出し及び書き込み
をより高速化することができる半導体記憶装置を提供す
ることにある。
をより高速化することができる半導体記憶装置を提供す
ることにある。
［課題を解決するための手段］
上述の目的を達成する本発明の特徴は、複数のメモリセ
ルを配列した平面上のメモリアレイを３次元的に複数重
積して構成される記憶部と、各メモリアレイ対応に設け
られそれぞれが同一メモリアレイ内のメモリセルに共通
に接続された複数のワード線と、複数のメモリアレイに
対して共通に設けられ該各メモリアレイの所定のメモリ
セルに共通に接続された複数のビット線対と、これら複
数のビット線対について並列的にデータの入出力を可能
とする入出力部とを備えたことにある。
ルを配列した平面上のメモリアレイを３次元的に複数重
積して構成される記憶部と、各メモリアレイ対応に設け
られそれぞれが同一メモリアレイ内のメモリセルに共通
に接続された複数のワード線と、複数のメモリアレイに
対して共通に設けられ該各メモリアレイの所定のメモリ
セルに共通に接続された複数のビット線対と、これら複
数のビット線対について並列的にデータの入出力を可能
とする入出力部とを備えたことにある。
［作用コ
入力されるデコード信号によりワード線が選択されると
、そのワード線に対応するメモリアレイの全メモリセル
が複数のビット線対にそれぞれ接続される。これら複数
のビット線対が複数のデータ線にそれぞれ接続されてい
るので、これによって並列的なデータの入出力が行われ
る。
、そのワード線に対応するメモリアレイの全メモリセル
が複数のビット線対にそれぞれ接続される。これら複数
のビット線対が複数のデータ線にそれぞれ接続されてい
るので、これによって並列的なデータの入出力が行われ
る。
［実施例コ
以下図面を用いて本発明の実施例を詳細に説明する。
第２図は本発明の半導体記憶装置の一実施例の概略的構
成を示す斜視図である。
成を示す斜視図である。
同図において、１０は後述するように複数のメモリアレ
イを重積した３次元配列で構成される記憶部であり、こ
の記憶部１０にはデータ増幅部１１を介してパラレルア
クセス可能なデータ入出力部１２が接続されている。記
憶部１０にはさらに、ワード線の選択を行うデコード部
１３と制御部１４とが接続されている。制御部１４は、
記憶部１０、データ増幅部１１、データ入出力部１２、
及びデコード部１３の動作制御を行う。
イを重積した３次元配列で構成される記憶部であり、こ
の記憶部１０にはデータ増幅部１１を介してパラレルア
クセス可能なデータ入出力部１２が接続されている。記
憶部１０にはさらに、ワード線の選択を行うデコード部
１３と制御部１４とが接続されている。制御部１４は、
記憶部１０、データ増幅部１１、データ入出力部１２、
及びデコード部１３の動作制御を行う。
外部から印加されたデータは、データ入出力部１２及び
データ増幅部１１を介して記憶部１０のデコード部１３
で選ばれたメモリアレイの複数のメモリセルに並列的に
書き込まれる。
データ増幅部１１を介して記憶部１０のデコード部１３
で選ばれたメモリアレイの複数のメモリセルに並列的に
書き込まれる。
記憶部１０からの読み出しは次のようにして行われる。
デコード部１３で選ばれたメモリアレイの複数のメモリ
セルに記憶されているデータは、並列的に読み出されて
データ増幅部１１で増幅された後、データ入出力部１２
を介して外部に並列的に出力される。
セルに記憶されているデータは、並列的に読み出されて
データ増幅部１１で増幅された後、データ入出力部１２
を介して外部に並列的に出力される。
第１図は本発明の半導体記憶装置の他の実施例の構成の
一部を示す回路図である。
一部を示す回路図である。
同図に示すように、本実施例は光画像情報を受光してＤ
ＲＡＭに直接記憶するように構成されている。
ＲＡＭに直接記憶するように構成されている。
同図において、２０は光画像情報を受けて光電変換する
複数のホトダイオードを配列してなる光センサ−アレイ
部、２１は光センサ−アレイ部２０の各ホトダイオード
に接続された入力を有する信号増幅部である。なお、第
１図には、光センサ−アレイ部２０が２つのホトダイオ
ードで構成されるかの如く示されているが、実際には多
数のホトダイオードがライン状又はマトリクス状に配列
されている。信号増幅部２１もこれに伴って多数の入力
及び増幅回路を有している。
複数のホトダイオードを配列してなる光センサ−アレイ
部、２１は光センサ−アレイ部２０の各ホトダイオード
に接続された入力を有する信号増幅部である。なお、第
１図には、光センサ−アレイ部２０が２つのホトダイオ
ードで構成されるかの如く示されているが、実際には多
数のホトダイオードがライン状又はマトリクス状に配列
されている。信号増幅部２１もこれに伴って多数の入力
及び増幅回路を有している。
信号増幅部２１の各増幅回路の出力には、ビット線対２
２ａ及び２２ｂ 、 ２３ｓ及び２３ｂがそれぞれ接続
されている。ビット線対も、実際にはホトダイオードの
数だけ多数設けられているが以下の説明では上述の２組
のビット線対についてのみ述べる。
２ａ及び２２ｂ 、 ２３ｓ及び２３ｂがそれぞれ接続
されている。ビット線対も、実際にはホトダイオードの
数だけ多数設けられているが以下の説明では上述の２組
のビット線対についてのみ述べる。
記憶部２４は、複数の平面状のメモリアレイ２４１．２
４□、２４３〜２４１＋ （ｎは任意の整数）を重積
した３次元配列で構成されている。各メモリアレイ２４
１．２４□、２４．〜２４．．には、複数のダイナミッ
ク形メモリセルが同一平面上にマトリクス状に配列され
ている。
４□、２４３〜２４１＋ （ｎは任意の整数）を重積
した３次元配列で構成されている。各メモリアレイ２４
１．２４□、２４．〜２４．．には、複数のダイナミッ
ク形メモリセルが同一平面上にマトリクス状に配列され
ている。
ビット線対２２ａ及び２２ｂ 、 ２３ａ及び２３ｂは
、全てのメモリアレイ２４１．２４□、２４３〜２４．
、に対して共通に設けられており、各メモリアレイ２４
１．２４□、２４３〜２４．の所定位置のメモリセルに
共通に接続されている。ビット線対２２ａ及び２２ｂ
、 ２３２及び２３ｂはさらに、センスアンプ部２５に
接続されている。センスアンプ部２５は、ビット線対２
２ａ及び２２ｂ 、 ２３ａ及び２３ｂにそれぞれ対応
するセンスアンプ２５ａ 、２５ｂを有している。セン
スアンプの数も実際にはビット線対の数、従ってホトダ
イオードの数だけ設けられている。
、全てのメモリアレイ２４１．２４□、２４３〜２４．
、に対して共通に設けられており、各メモリアレイ２４
１．２４□、２４３〜２４．の所定位置のメモリセルに
共通に接続されている。ビット線対２２ａ及び２２ｂ
、 ２３２及び２３ｂはさらに、センスアンプ部２５に
接続されている。センスアンプ部２５は、ビット線対２
２ａ及び２２ｂ 、 ２３ａ及び２３ｂにそれぞれ対応
するセンスアンプ２５ａ 、２５ｂを有している。セン
スアンプの数も実際にはビット線対の数、従ってホトダ
イオードの数だけ設けられている。
全てのビット線対２２ａ及び２２ｂ 、 ２３ａ及び２
３ｂは、さらにまた、データ出力部２６に並列的に接続
されている。
３ｂは、さらにまた、データ出力部２６に並列的に接続
されている。
各メモリアレイ２４＋ 、２４□、２４３〜２４．、用
にそれぞれワード線が設けられている。即ち、メモリア
レイ２４、用としてワード線２７１が設けられており、
メモリアレイ２４ｎ用としてワード線２７．が設けられ
ている。そして各ワード線は、それぞれ各メモリアレイ
２４．．２４□、２４３〜２４．、の全てのメモリセル
に共通に接続されている。例えば、ワード線２７１は、
メモリアレイ２４１の全てのメモリセルに共通に接続さ
れている。全てのワード線は、ワード線デコード部２８
に接続されており、デコード信号に応じて選択される。
にそれぞれワード線が設けられている。即ち、メモリア
レイ２４、用としてワード線２７１が設けられており、
メモリアレイ２４ｎ用としてワード線２７．が設けられ
ている。そして各ワード線は、それぞれ各メモリアレイ
２４．．２４□、２４３〜２４．、の全てのメモリセル
に共通に接続されている。例えば、ワード線２７１は、
メモリアレイ２４１の全てのメモリセルに共通に接続さ
れている。全てのワード線は、ワード線デコード部２８
に接続されており、デコード信号に応じて選択される。
制御部２９は、信号増幅部２１、ワード線デコード部２
８、センスアンプ部２５、及びデータ出力部２６へ、線
３０．３１．３２、及び３３によってそれぞれ接続され
ており、各線３０．３１．３２、及び３３を介して、書
き込み制御信号、デコード信号、センスアンプ制御信号
、及び出力部制御信号がそれぞれ送り込まれる。
８、センスアンプ部２５、及びデータ出力部２６へ、線
３０．３１．３２、及び３３によってそれぞれ接続され
ており、各線３０．３１．３２、及び３３を介して、書
き込み制御信号、デコード信号、センスアンプ制御信号
、及び出力部制御信号がそれぞれ送り込まれる。
次に本実施例の動作を説明する。
原画像に応じて光センサ−アレイ部２ｏに入射せしめら
れた光は、各ホトダイオードによって電気信号に変換さ
れ、信号増幅部２１の各増幅回路へそれぞれ送られる。
れた光は、各ホトダイオードによって電気信号に変換さ
れ、信号増幅部２１の各増幅回路へそれぞれ送られる。
書き込み時には、制御部２９から信号増幅部２１へ書き
込み制御信号が印加されるため、信号増幅部２１の各増
幅回路によって入力された信号は増幅されてビット線対
２２ａ及び２２ｂ 、 ２３ａ及び２３ｈに出力される
。一方、この書き込み時に、制御部２９からワード線デ
コード部２８ヘデコード信号が印加され、このデコード
信号によって指示されるワード線が立ち上がる。
込み制御信号が印加されるため、信号増幅部２１の各増
幅回路によって入力された信号は増幅されてビット線対
２２ａ及び２２ｂ 、 ２３ａ及び２３ｈに出力される
。一方、この書き込み時に、制御部２９からワード線デ
コード部２８ヘデコード信号が印加され、このデコード
信号によって指示されるワード線が立ち上がる。
これにより、立ち上がったワード線に関するメモリアレ
イ、例えばワード線２７１が立ち上がった場合はメモリ
アレイ２４１、の−平面分の全てのメモリセルに入力デ
ータが並列的に書き込まれる。
イ、例えばワード線２７１が立ち上がった場合はメモリ
アレイ２４１、の−平面分の全てのメモリセルに入力デ
ータが並列的に書き込まれる。
読み出し時には、ワード線デコード部２８で選ばれたワ
ード線に関するメモリアレイの一平面分の全てのメモリ
セルに記憶されているデータが並列的に読み出され、セ
ンスアンプ部２５で増幅された後に、データ出力部２６
を介して並列的に出力される。
ード線に関するメモリアレイの一平面分の全てのメモリ
セルに記憶されているデータが並列的に読み出され、セ
ンスアンプ部２５で増幅された後に、データ出力部２６
を介して並列的に出力される。
このように、本実施例によれば、３次元配列で構成され
た記憶部２４について最大−平面分のデータが並列的に
入出力できるため、高速フレームメモリ、固体撮像装置
の高速シャッター用メモリ、又は３次元データ解析装置
の記憶部等に用いてより高速化を図ることができる。
た記憶部２４について最大−平面分のデータが並列的に
入出力できるため、高速フレームメモリ、固体撮像装置
の高速シャッター用メモリ、又は３次元データ解析装置
の記憶部等に用いてより高速化を図ることができる。
［発明の効果］
以上詳細に説明したように本発明によれば、複数のメモ
リセルを配列した平面上のメモリアレイを３次元的に複
数重積して構成される記憶部と、各メモリアレイ対応に
設けられそれぞれが同一メモリアレイ内のメモリセルに
共通に接続された複数のワード線と、複数のメモリアレ
イに対して共通に設けられ該各メモリアレイの所定のメ
モリセルに共通に接続された複数のビット線対と、これ
ら複数のビット線対について並列的にデータの入出力を
可能とする入出力部とを備えているため、データの読み
出し及び書き込みをより高速化することができる。また
、記憶部がメモリアレイを３次元的に複数重積して構成
されているため、記憶容量の増大化を容易に図ることが
できる。
リセルを配列した平面上のメモリアレイを３次元的に複
数重積して構成される記憶部と、各メモリアレイ対応に
設けられそれぞれが同一メモリアレイ内のメモリセルに
共通に接続された複数のワード線と、複数のメモリアレ
イに対して共通に設けられ該各メモリアレイの所定のメ
モリセルに共通に接続された複数のビット線対と、これ
ら複数のビット線対について並列的にデータの入出力を
可能とする入出力部とを備えているため、データの読み
出し及び書き込みをより高速化することができる。また
、記憶部がメモリアレイを３次元的に複数重積して構成
されているため、記憶容量の増大化を容易に図ることが
できる。
第１図は本発明の半導体記憶装置の一実施例の構成の一
部を示す回路図、第２図は本発明の半導体記憶装置の他
の実施例の概略的構成を示す斜視図である。 １０．２４・・・・・・記憶部、１１・・・・・・デー
タ増幅部、１２・・・・・・データ入出力部、１３・・
・・・・デコード部、１４．２９・・・・・・制御部、
２０・・・・・・光センサ−アレイ部、２１・・・・・
・信号増幅部、２２ａ 、 ２２ｂ 、 ２３ｇ 、
２３ｂ−−−−−・ビット線対、２４．．２４□、２４
３．２４ｎ・・・・・・メモリアレイ、２５・・・・・
・センスアンプ部、２５ａ１２５ｂ・・・・・・センス
アンプ、２６・・・・・・データ出力部、２７１．２７
ｆｉ・・・・・・ワード線、２８・・・・・・ワード線
デコード部。
部を示す回路図、第２図は本発明の半導体記憶装置の他
の実施例の概略的構成を示す斜視図である。 １０．２４・・・・・・記憶部、１１・・・・・・デー
タ増幅部、１２・・・・・・データ入出力部、１３・・
・・・・デコード部、１４．２９・・・・・・制御部、
２０・・・・・・光センサ−アレイ部、２１・・・・・
・信号増幅部、２２ａ 、 ２２ｂ 、 ２３ｇ 、
２３ｂ−−−−−・ビット線対、２４．．２４□、２４
３．２４ｎ・・・・・・メモリアレイ、２５・・・・・
・センスアンプ部、２５ａ１２５ｂ・・・・・・センス
アンプ、２６・・・・・・データ出力部、２７１．２７
ｆｉ・・・・・・ワード線、２８・・・・・・ワード線
デコード部。
Claims (1)
- 複数のメモリセルを配列した平面上のメモリアレイを３
次元的に複数重積して構成される記憶部と、該各メモリ
アレイ対応に設けられそれぞれが同一メモリアレイ内の
メモリセルに共通に接続された複数のワード線と、該複
数のメモリアレイに対して共通に設けられ該各メモリア
レイの所定のメモリセルに共通に接続された複数のビッ
ト線対と、該複数のビット線対について並列的にデータ
の入出力を可能とする入出力部とを備えたことを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020170A JPH03225696A (ja) | 1990-01-30 | 1990-01-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020170A JPH03225696A (ja) | 1990-01-30 | 1990-01-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03225696A true JPH03225696A (ja) | 1991-10-04 |
Family
ID=12019698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020170A Pending JPH03225696A (ja) | 1990-01-30 | 1990-01-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03225696A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011181176A (ja) * | 1997-04-04 | 2011-09-15 | Glenn J Leedy | 情報処理方法、積層型集積回路メモリ |
| JP2020047949A (ja) * | 2014-04-11 | 2020-03-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62208665A (ja) * | 1986-03-07 | 1987-09-12 | Mitsubishi Electric Corp | 積層形半導体記憶装置 |
| JPS63142593A (ja) * | 1986-12-04 | 1988-06-14 | Fujitsu Ltd | 多次元アクセスメモリ |
-
1990
- 1990-01-30 JP JP2020170A patent/JPH03225696A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62208665A (ja) * | 1986-03-07 | 1987-09-12 | Mitsubishi Electric Corp | 積層形半導体記憶装置 |
| JPS63142593A (ja) * | 1986-12-04 | 1988-06-14 | Fujitsu Ltd | 多次元アクセスメモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011181176A (ja) * | 1997-04-04 | 2011-09-15 | Glenn J Leedy | 情報処理方法、積層型集積回路メモリ |
| JP2020047949A (ja) * | 2014-04-11 | 2020-03-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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