JPH03225875A - Ｅｅｐｒｏｍメモリ・セルを持つ電気的装置に設けられたプログラミング電圧を制限し安定化させるコンポーネントの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野］ 本発明は、ＥＥＰＲＯＭメモリセルを持つ電気的装置に
設けられプログラミング電圧を制限し安定化させるコン
ポーネントの製造方法にかかわる。

電気的に消去可能なかかるメモリ・セルは、相継ぐ製造
工程により、対応する制御回路装置のＮチャンネル及び
Ｐチャンネル・トランジスタを形成する集積技術でもっ
て達成される。

第１の工程では、Ｐ型基板上に重畳される能動領域を限
定し、Ｐ型トランジスタに関連したものにはＮ型ジンク
が与えられる。

第２の工程では、Ｎ−コンデンサの植込みと、ＥＥＰＲ
ＯＭセルの能動領域の内側での薄い酸化物領域の限定と
が実行される。

第３の工程では、ＥＥＰＩ？ＯＭセル並びにトランジス
タに対するポリシリコンのゲートの蒸着を実施し、そし
て第４の工程では、ＥＥＰＲＯＭセル及びＮチャンネル
・トランジスタに関連した領域におけるソース及びドレ
インのＮ゛植込を実施する。

第５の工程では、ＥＥＰＲＯＭに関連したソース及びド
レインの再酸化を実施し、そして最後における第６の工
程においては、Ｐチャンネル・トランジスタに関連した
領域にち〕けるソース及びドレインのＰ゛植込を実施し
ている。

ＥＥＰＲＯＭセルにおいて、セルをプログラミングする
ために必要な電圧は通常、電圧発生器（電圧ブースタ）
により内部的に発生される。

かかる電圧発生器は一般に、メモリ・セルの修正動作に
対して必要とするよりもかなり高い電圧を発生し、そし
てかかる過電圧は、そのプロセス及び作動状態の変動に
無関係な安定したプログラミング電圧を個々のセルに係
結する必要性とは著しく違っている。

この欠点を克服するために、通常では、基板上に、ダイ
オード方向における小さいトランジスタ・チェーン（共
に、Ｎ及びＰチャンネル）と、これ又ダイオード方向で
のフィールド・トランジスタと、逆バイアスされるＮ　
（Ｐ）ダイオードとにより構成される電圧制御器が使用
されている。

ダイオード接続における小さなトランジスタ・チェーン
の制限器としての使用は、プロセス変動及び動作温度で
のカットオフ電圧の大きな依存を意味している。

ダイオードの使用は、装置の動作温度及びプロセス変動
に大きく依存しないが、時間と共に減少するカットオフ
電圧の使用を可能にする。

この概念は、時間に関して安定しそして温度に大きく依
存しないカットオフ電圧を持つ制限器としてのゼナーダ
イオードの使用から周知である。

しかしながら、ゼナーダイオード制限器の使用に関係し
た１つの問題は、その制限器が連動される？ｌＯ５装置
の製造プロセスを左程複雑にしない必要性により構成さ
れる。

（発明の目的〕 本発明の目的は、プログラミング電圧を制限し、そして
時間に関して安定し且つ温度に大きく依存しないカット
オフ電圧でもって前述の電圧を安定化させるコンポーネ
ントの製造方法を捉供することにあり、ここでの製造方
法は、ＥＥＰＲＯＭメモリ・セルを持つＭＯ５装置と関
連し、メモリセルの製作に対する通常の製造工程を複雑
にしないと共に、その時間を長くすることのないもので
ある。

：構成概要及び作用効果〕 本発明によると、かかる目的は、プログラミング電圧を
制限して安定化させるコンポーネントの製造方法であっ
て、単結晶のシリコン基板上にＮ型ジンクを形成する第
１の工程と、そのジンクの表面に能動領域を形成する第
２の工程と、前記能動領域の内側でのそのジンクの表面
領域にＮ−ドーパントを植え込む第３の工程と、Ｎ−ド
ーパントを持つ前述の領域上にゲート酸化物の層を成長
させる第４の工程と、前述のＮ−領域の内側にＮ″領域
植え込む第５の工程と、前述のＮ＋領領域関して側方に
変位された位置にＰ３領域を植え込む第６の工程、前述
のＮ゛及びＰ″領域に対する外部接点を形成する第７の
工程とから成ることを特徴とする製造方法によって達成
される。

Ｎ−５Ｎ域とＰ″領域との間での深い所に形成され、か
くして、時間に関して安定しそして温度に大きく依存し
ないカットオフ電圧を持つブレークダウン領域を含むゼ
ナーダイオードが作られるこの種の製造方法は、前述の
製造工程の各々がＥＥＦＲＯＭセル及びその関連せるト
ランジスタの製遣方法の対応する工程で同時に実行され
るので、ＥＥＰＲＯＭメモリ・セル及び連動される制御
回路装置の製造方法に完全に集積される。特に、ジンク
Ｎを達成する工程はＰチャンネルトランジスタの同様な
ジンクを達成するための工程と組み合わされても良＜、
Ｎ−ドーパントの植込み工程はＥＥＦＲＯＭセルのコン
デンサの植込み工程と等価であり、そしてＮ゛植込工程
は、ＥＥＦＲＯＭセル及びＮチャンネル・トランジスタ
に対応する領域におけるソース及びドレインのＮ１植込
み工程とそしてＰチャンネル・トランジスタに対応する
領域におけるソース及びドレインのＰ３植込み工程と同
じである。

付加的な製造工程はないので、ＭＯ５装置の電源電圧の
安定化装置として使用されるプログラミング電圧制限器
の達成は、明らかに簡単で且つ廉価であり、しかも通常
の問題と、ＥＥＦＲＯＭセル及び関連せる回路装置につ
いての製造基準とでもって完全に集積される。

本発明の特徴は、添付口面に非制限的例として例示され
ている実施例についての以下の詳細な記載から一層明ら
かになろう。

〔実施例〕

第１図〜第７図を参照するに、第１回に例示されている
第１の工程ではＰ型ドーピングを持つ単結晶のシリコン
基板１の内側にＮ型のジンク２を作り出している。

第２図に例示されている第２の工程では、その間に含ま
れている能動領域１４を限定するための２つのフィール
ド酸化物領域３を作り出している。

第３図に示す第３の工程では、ジンク２の表面領域４に
おけるＮ−ドーパントの植込みと、ＥＥＦＲＯＭセルの
コンデンサ（添加量：　ＩＥ１４＝１０”原子／　ｃ＋
Ｉ！の燐）の同様な植込みとを実施する。

第４図に例示されている第４の工程では、領域４上にお
けるゲート酸化物層の成長を実施する。

第５図に示す第５の工程では、マスキング動作後の環状
領域６におるＮ゛植込が実施される。

その植込みはＥＥＦＲＯＭセル（添加量：　１Ｅ１５＝
１０１５原子／ｃｆｆｌの砒素）のソース及びドレイン
領域と同しである。

第６図に例示されている第６の工程では、マスキング動
作後において、Ｐチャンネル・トランジスタ　（添加量
：　ＩＥＩ５の硼素）の同じソース及びトレイン植込み
を使用して、中央領域７におけるＮ゛植込を実施してい
る。

上記マスクは、領域６と７との間の距離を、Ｐ゛及びＮ
゛ソースびドレイン・マスクの整列公差の和に、対応し
たＰ゛及びＮ゛植込の側方拡散の和を加えた量に等しく
維持するように選ばれる。更に、Ｐ°マスクは、すく後
でも記述されるように、Ｐ゛型領領域７ら離れてそのジ
ンクのバイアス用接点を形成するように、その能動領域
の縁部に関して裏打ちされなければならない。

第７図に例示されている第７の工程では、方では接地さ
れて、他方ではＭＯ５装置の高圧電源に接続される接点
８及び１８の形成を実施する。

誘電体１５は、上記接点を除いて、全コンポーネント上
に重畳される。

かくして、そこでは、第７図及び第８図に例示されてい
て、酸化物領域３から十分離れて、領域４と７との間に
ブレークダウン領域を有し、しかも時間に関して安定し
、温度に大きく依存しないカットオフ電圧を持つゼナー
ダイオード制限器が得られる。

第９図〜第１２図は、第１図〜第４図に関して前に記述
された製造方法の４つの工程の代替製造工程を示してい
る。第９図に例示されている第５の工程は、後でも記述
されるように、ジンク２のバイアス用接点の開成を可能
にするように、領域４の中央部分でしかもフィールド酸
化物３から適当な距離において重畳されたパーツ１１゛
を持つポリシリコン層１１の蒸着、Ｎ゛ドーピングびそ
の限定を行う。また、ポリシリコン層１１は、オーバー
フローのないＮ゛及びＰ°ソース及びドレイン・マスク
の開成を可能にするために、かかるマスクの整列公差を
考慮して、十分広くしなければならない。

第１０図に例示されている第６の工程では、マスキング
後に、ポリシリコンのパーツ１１゛　と隣接のフィール
ド酸化物３との間での領域におけるＮ°植込みを実施す
る。この植込みはＥＥＰＲＯＭセルのソース及びドレイ
ン領域と同じである。

第１１図に例示されている第７の工程では、ポリシリコ
ン１１．１１’　　のソース及びドレイン１０の再酸化
を実施し、そしてマスキング後に、ポリシリコン・スト
リップ１１とそのパーツ１１’との間での中央領域１２
におけるＰ゛植込を実施する。

第１２１１Ｊに例示されている第８の工程では、Ｐ。

領域１２及びポリシリコン１１のグランドに対して且つ
Ｎ＋域９の高圧電源に対して接続するための金属接点１
３．２３．３３が作り出される。こ＼では、誘電体１５
も重畳される。

かくして、第１２図及び第１３図に例示されているゼナ
ーダイオード制限器が得られる。この制限器では、第７
図及び第８図に示されているもの＼特徴が維持されてい
るばかりでなく、Ｐ゛領域１２でもって短絡されている
ポリシリコン層１１”が表面上の電界を軽減させ、これ
により、そのブレークダウンが深い場所で生じるように
して、安定性を大きくしているので、その性能における
改善を達成している。

前に示した添加量で実施される制限器は、ジンク２とＰ
゛領域の間に約５■のブレークダウン電圧を有している
。かくして、そうした制限器を３つ直列に接続すること
で、２５°Ｃで約１５Ｖのカットオフ電圧が達成され、
いずれの場合でも、ダイオード接続されたトランジスタ
とのそれらの組合せでは、所望のトリガー電圧の確実な
限定が達成される。

また、そうしたコンポーネントは、サイズさえ適当であ
れば、電圧安定化器としても且つＥＥＰＲＯＭセルを持
つＭＯＳ装置に対する入力保護装置としても使用可能で
ある。

【図面の簡単な説明】

第１図〜第７図は、本発明による制限器コンポーネント
を達成するための一連の製造工程を例示する説明図であ
る。第８図は、その基板表面のレベルにおいて達成され
た、第１図〜第７図に例示されている制限器コンポーネ
ントの頂部平面図である。第９図〜第１２図は、本発明
による別な制限器コンポーネントを達成するだめの代替
可能な一連の製造工程を示す説明図である。第１３図は
、第９図〜第１２図に例示されている制限器コンポ−ふ
ントの頂部平面図である。 １・・・基板、２・・・ジンク、４・・・表面領域、５
・・・層、６・・・Ｎ＋領域７・・・Ｐ″領域訃・・外
部接点、９・・・Ｎ″領域１１・・・Ｎ゛ポ９９９３２
層１２・・・Ｐ゛領域１３・・・外部接点、１４・・・
能動領域、１８．２３゜３３・・・外部接点。

Claims (1)

1. 【特許請求の範囲】 １、プログラミング電圧を制限し且つその電圧を安定化
   させるコンポーネントの製造方法であって、単結晶のシ
   リコン基板（１）上にＮ型ジンク（２）を形成する第１
   の工程と、前記ジンク（２）の表面に能動領域（１４）
   を形成する第２の工程と、前記能動領域（１４）の内側
   での前記ジンク（２）の表面領域（４）にＮ＾−ドーパ
   ントを植え込む第３の工程と、ゲート酸化物の層（５）
   を成長させる第４の工程と、前記Ｎ−領域（４）の内側
   にＮ＾＋領域（６；９）を植え込む第５の工程と、前記
   Ｎ＾＋領域に関して側法に変位された位置にＰ＾＋領域
   （７；１２）を植え込む第６の工程と、前記Ｎ＾＋領域
   （６；９）及びＰ＾＋領域（７；１２）に対する外部接
   点（８、１８；１３、２３、３３）を形成する第７の工
   程とから成ることを特徴とする製造方法。 ２、前記第４の工程と第５の工程との間では、後でＮ＾
   ＋及びＰ＾＋植え込みを受けつけるために、領域（９、
   １２）間での中間領域における能動領域（１４）上に重
   畳されたパーツ（１１′）を持つＮ＾＋ポリシリコン（
   １１）の層の蒸着及びその限定が実行されることを特徴
   とする請求項１記載の製造方法。 ３、前記第５の工程と第６の工程との間では、前記ポリ
   シリコン層（１１、１１′）の再酸化が実行されること
   を特徴とする請求項１記載の製造方法。