JPS63100773A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPS63100773A JPS63100773A JP61245931A JP24593186A JPS63100773A JP S63100773 A JPS63100773 A JP S63100773A JP 61245931 A JP61245931 A JP 61245931A JP 24593186 A JP24593186 A JP 24593186A JP S63100773 A JPS63100773 A JP S63100773A
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- epitaxial layer
- silicon epitaxial
- memory cell
- peripheral circuit
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はバイポーラトランジスタによって構成された
フリツブフロツブ型の半導体記憶装置およびその製造方
法に関し、特に高速動作が可能でかつ信頼性の高い半導
体記憶装置およびその製造方法に関するものである。
フリツブフロツブ型の半導体記憶装置およびその製造方
法に関し、特に高速動作が可能でかつ信頼性の高い半導
体記憶装置およびその製造方法に関するものである。
［従来の技術］
第３図は、従来のバイポーラトランジスタによって構成
されｌ；フリツブフ１］ツブラの半導体１２憶装誼の構
造を示Ｖ断面図でメモリセル部を示しでいる。第４図は
、第３図の等価回路図でダイオードクランプ型のメモリ
セルの１１台を示している。
されｌ；フリツブフ１］ツブラの半導体１２憶装誼の構
造を示Ｖ断面図でメモリセル部を示しでいる。第４図は
、第３図の等価回路図でダイオードクランプ型のメモリ
セルの１１台を示している。
第３図にＪりいて、ｐ−形ず胛体を板１表面にコレクタ
となる０１形押込１２が形成されており、ｎゝ形埋込１
１２表面にコレクタとなるシリコンのｎ−形エピタキシ
ャル１１１３形成されている。ｎ−形エピタキシャルＦ
ｍ３表面にｐ＋形ベース拡散領域４が形成されており、
ｐ＋形ベース拡散領域４表面にｎ＋形エミッタ領域５ａ
、５ｂが形成されている。また、７．８は酸化膜で、素
子間はこの酸化膜８で分１ｕｌｌされている。また、６
ａ〜６ｅはＡＱ！ｉ！Ｔ’Ｓで、６ａはコレクタと、６
ｂ、６ｄＧ、ｔエミッタと、６Ｃはベースと、６ｅは正
側ワード線と接続されている。９はシミツトキーバリア
ダイオード、１０は負萄抵抗である。
となる０１形押込１２が形成されており、ｎゝ形埋込１
１２表面にコレクタとなるシリコンのｎ−形エピタキシ
ャル１１１３形成されている。ｎ−形エピタキシャルＦ
ｍ３表面にｐ＋形ベース拡散領域４が形成されており、
ｐ＋形ベース拡散領域４表面にｎ＋形エミッタ領域５ａ
、５ｂが形成されている。また、７．８は酸化膜で、素
子間はこの酸化膜８で分１ｕｌｌされている。また、６
ａ〜６ｅはＡＱ！ｉ！Ｔ’Ｓで、６ａはコレクタと、６
ｂ、６ｄＧ、ｔエミッタと、６Ｃはベースと、６ｅは正
側ワード線と接続されている。９はシミツトキーバリア
ダイオード、１０は負萄抵抗である。
第４図において、記憶情報の続出・書込用のマルチエミ
ッタトランジスタ１１ａ、１１ｂのそれぞれのコレクタ
に負′ｖＪｗ１抗１０ａ、１０ｂとシミツトキーバリア
ダイオード９ａ 、９ｂとが並列に接続され、ノリツブ
フロップを構成している。６は正側ワード線、１２は負
側ワード線で、これらは記憶保持のため図には示してい
ない定ｍ流源に接続され、各メモリセルから一定１！流
を引抜く。
ッタトランジスタ１１ａ、１１ｂのそれぞれのコレクタ
に負′ｖＪｗ１抗１０ａ、１０ｂとシミツトキーバリア
ダイオード９ａ 、９ｂとが並列に接続され、ノリツブ
フロップを構成している。６は正側ワード線、１２は負
側ワード線で、これらは記憶保持のため図には示してい
ない定ｍ流源に接続され、各メモリセルから一定１！流
を引抜く。
また、１３ａ、１３ｂはピット線で、マルチエミッタト
ランジスタ１１ａ、１１ｂのエミッタの一方と接続され
ている。また、１４ａ、１４ｂはそれぞれシミツトキー
バリアダイオード９ａ 、 ９ｂの接合容量Ｇｓ ａｃ
、、１５ａ 、’ １５ｂはそれぞれマルチエミッタト
ランジスタ１１８．１１ｂのベースコレクタ間接合容ｆ
ｆ１ｃｙ ｃ 、１６ａ 、 １６ｂはそれぞれマルチ
エミッタトランジスタ１１ａ。
ランジスタ１１ａ、１１ｂのエミッタの一方と接続され
ている。また、１４ａ、１４ｂはそれぞれシミツトキー
バリアダイオード９ａ 、 ９ｂの接合容量Ｇｓ ａｃ
、、１５ａ 、’ １５ｂはそれぞれマルチエミッタト
ランジスタ１１８．１１ｂのベースコレクタ間接合容ｆ
ｆ１ｃｙ ｃ 、１６ａ 、 １６ｂはそれぞれマルチ
エミッタトランジスタ１１ａ。
１１ｂのペースエミッタ間接合容ｆｆ１ｃｒ ｅ 、１
７ａ、１７ｂはそれぞれマルチエミッタトランジスタ１
１ａ、１１ｂのコレクタとｐ−形半導体基板１との門の
接合容量ＣＴＳを表わす。
７ａ、１７ｂはそれぞれマルチエミッタトランジスタ１
１ａ、１１ｂのコレクタとｐ−形半導体基板１との門の
接合容量ＣＴＳを表わす。
第４図において、マルチエミッタトランジスタ１１ａが
オフ、１１ｔｌがオンであるとする。すなわち、マルチ
エミッタトランジスタ１１ａのコレクタノードＮは“１
（”の状態であるとす・う、第４図においては、ノード
Ｎに付く全育全Ｃは、Ｃ＝Ｃｙ ｓ ＋ Ｃｓ ａ Ｌ
）＋２ＣＴ ｃ ＋２ＣＴ ！どなる。α線によりメモ
リセル内のコレクタ基板間接合￥ｉ傍に誘起される電子
正孔対電荷をΔＱとすると、オフ側マルチエミッタ］−
ランジスタ１１ａのコレクタ電位の変化ΔＶはΔＱ、／
Ｃとなる。
オフ、１１ｔｌがオンであるとする。すなわち、マルチ
エミッタトランジスタ１１ａのコレクタノードＮは“１
（”の状態であるとす・う、第４図においては、ノード
Ｎに付く全育全Ｃは、Ｃ＝Ｃｙ ｓ ＋ Ｃｓ ａ Ｌ
）＋２ＣＴ ｃ ＋２ＣＴ ！どなる。α線によりメモ
リセル内のコレクタ基板間接合￥ｉ傍に誘起される電子
正孔対電荷をΔＱとすると、オフ側マルチエミッタ］−
ランジスタ１１ａのコレクタ電位の変化ΔＶはΔＱ、／
Ｃとなる。
メモリセルのホールド１圧ＶＩＩは０．３ｖ程度である
ので、この電位変化ΔＶをｏ、ｉｖ以下くらいに抑えな
いとメモリセルの情報反転が起こってしまう。この電位
変化△Ｖを小さくするためには、容ａｌ Ｃを大きくす
ればよい。そのうちシ］ットキーハリアダイＡ−ドの接
合容ｆｆ１ｃｓＩＩｏとベースコレクタ間接合容Ｉ Ｃ
ｒ ｃとはメモリセルの負荷抵抗１０ａ、１０ｂに並列
に入るため、スピードアップコンデンサの役割を果たす
。ベースコレクタ間接合容ＩＣｙ、はミう一効果によっ
て２倍のファクタで効いているため、このベースコレク
タ間接合容量ｃｉ ｃを増加（きせろとα線による情報
反転に対して強くなるといλる。
ので、この電位変化ΔＶをｏ、ｉｖ以下くらいに抑えな
いとメモリセルの情報反転が起こってしまう。この電位
変化△Ｖを小さくするためには、容ａｌ Ｃを大きくす
ればよい。そのうちシ］ットキーハリアダイＡ−ドの接
合容ｆｆ１ｃｓＩＩｏとベースコレクタ間接合容Ｉ Ｃ
ｒ ｃとはメモリセルの負荷抵抗１０ａ、１０ｂに並列
に入るため、スピードアップコンデンサの役割を果たす
。ベースコレクタ間接合容ＩＣｙ、はミう一効果によっ
て２倍のファクタで効いているため、このベースコレク
タ間接合容量ｃｉ ｃを増加（きせろとα線による情報
反転に対して強くなるといλる。
′４４３図において、ペースコレクタ間接合６ｉ１ＣＴ
、となるところは、ｎ−形エピタキシャル［３とｐ＋形
ベース拡Ｗｌ領域４のｐｎ接合容量であり、したがって
１１−形エピタキシャル＃１Ｉ−３の不純物濃度によっ
てベースコレクタ間接合容１ａＣＴＣの値が変わる。従
来技術においては、ｎ−形エビタキシ１フル１ｒｉ１３
１よ、メモリセル部と周辺回路部とで同時に形成され、
同じ不純物濃度にＬ制御されていた。
、となるところは、ｎ−形エピタキシャル［３とｐ＋形
ベース拡Ｗｌ領域４のｐｎ接合容量であり、したがって
１１−形エピタキシャル＃１Ｉ−３の不純物濃度によっ
てベースコレクタ間接合容１ａＣＴＣの値が変わる。従
来技術においては、ｎ−形エビタキシ１フル１ｒｉ１３
１よ、メモリセル部と周辺回路部とで同時に形成され、
同じ不純物濃度にＬ制御されていた。
［発明が解決しようとする問題点］
ところで、半導体記憶装置の高速性能を決めるのは続出
や書込の速度であり、これに寄与する度合はメモリセル
部より周辺回路部に依るところが大きい。従来の半導体
記憶装置は以上のように構成されているので、たとえば
ｎ−形エピタキシャル層の不純物濃度を下げると、メモ
リセル部および周辺回路部のトランジスタのベースコレ
クタ間接合容量 ＣＴ Ｃが共に小さくなり、高速動作
は可能になるが、反面、ベースコレクタ間接合容ψＣ丁
、が小さい分αｌなどによるメモリセル部の情報反転が
起こりやすくなる５−６、ｎ−形エピタキシャル層の不
純物′ａ度を上げると、メモリセル部および周辺回路部
のトランジスタのベースコレクタ間接合容量Ｃｖｃが共
に大きくなり、メモリセル部の情報反転は起こりにくく
なるが、反面、高速動作がＷ４侍できないという欠点が
あった。
や書込の速度であり、これに寄与する度合はメモリセル
部より周辺回路部に依るところが大きい。従来の半導体
記憶装置は以上のように構成されているので、たとえば
ｎ−形エピタキシャル層の不純物濃度を下げると、メモ
リセル部および周辺回路部のトランジスタのベースコレ
クタ間接合容量 ＣＴ Ｃが共に小さくなり、高速動作
は可能になるが、反面、ベースコレクタ間接合容ψＣ丁
、が小さい分αｌなどによるメモリセル部の情報反転が
起こりやすくなる５−６、ｎ−形エピタキシャル層の不
純物′ａ度を上げると、メモリセル部および周辺回路部
のトランジスタのベースコレクタ間接合容量Ｃｖｃが共
に大きくなり、メモリセル部の情報反転は起こりにくく
なるが、反面、高速動作がＷ４侍できないという欠点が
あった。
この発明は上記のような問題点を解消するためになされ
たもので、高速動作が可能でかつ信頼性の高い半導体記
憶装置を得ることを目的とする。
たもので、高速動作が可能でかつ信頼性の高い半導体記
憶装置を得ることを目的とする。
［問題点を解決するための手段］
この発明に係る半導体記憶装置°は、第１導電形の半導
体基板と、半導体基板表面に形成されコレクタとなる第
２導電形の埋込層と、埋込層表面に形成されコレクタと
なる第２導電形のシリコンエピタキシャル層とを備え、
バイポーラトランジスタによって構成されたフリツブフ
ロツブ形の半導体記憶＠置において、シリコンエピタキ
シャル層をメモリセル部のシリコンエピタキシャル層と
周辺回路部のシリコンエピタキシャル層とに別々に分け
、メモリセル部のシリコンエピタキシャル層の不純物濃
度を周辺回路部のシリコンエピタキシャル層の不純物濃
度より濃くしたものである。
体基板と、半導体基板表面に形成されコレクタとなる第
２導電形の埋込層と、埋込層表面に形成されコレクタと
なる第２導電形のシリコンエピタキシャル層とを備え、
バイポーラトランジスタによって構成されたフリツブフ
ロツブ形の半導体記憶＠置において、シリコンエピタキ
シャル層をメモリセル部のシリコンエピタキシャル層と
周辺回路部のシリコンエピタキシャル層とに別々に分け
、メモリセル部のシリコンエピタキシャル層の不純物濃
度を周辺回路部のシリコンエピタキシャル層の不純物濃
度より濃くしたものである。
この発明に係る半導体記憶装置の穎造方法は、第１導電
形の半導体基板表面に〕レクタとなる第２導電形の第１
埋込舖および第２埋込層をｍ隔を隔てて形成し、半導体
基板表面ならびに第１および第２埋込層表面に第１酸化
躾を形成し、第１１１化膜表面に多結晶シリコン膜を形
成し、多結晶シリコン膜表面に窒化膜を形成し、窒化膜
表面に、その下部に第１埋込層を含み第２埋込層を含ま
ないようにしてフォトレジスト膜を形成し、フォトレジ
スト膜をマスクとして窒化膜、多結晶シリコン膜および
第１８！２化膜を選択的に除去し、フォトレジスト膜を
除去し、半導体！Ｉ＠および第２埋込層の露出した表面
に、その表面が窒化膜表面とほぼ一致するようにしてコ
レクタとなる、第２導電形の周辺回路部のシリコンエピ
タキシャル層およびこの周辺回路部のシリコンエピタキ
シャル層の不輛甥濃度より不純物濃度が濃い第２導電形
のメモリセル部のシリコンエピタキシャル層のいずれか
一方を形成し、全表面を醸化して周辺回路部のシリコン
エピタキシャル層およびメモリセル部のシリコンエピタ
キシャル層の上記いずれか一方表面に、その膜厚が第１
１１１化膜の躾厚より厚い第２酸化膜を形成し、第２酸
化膜の一部を除去しかつ残りの窒化膜、残りの多結晶シ
リコン腰および残りの第１酸化膜を除去し、半導体鳳医
および第１埋込１の露出した表面に、その表面が周辺回
路部のシリコンエピタキシャル層およびメモリセル部の
シリコンエピタキシャル層の上記いずれか一方表面とほ
ぼ一致するようにして、周辺回路部のシリコンエピタキ
シ１ｔル層およびメモリセル部のシリコンエピタキシャ
ル層のいずれか他方を形成し、残りの第２酸化膜を除去
する方法である。
形の半導体基板表面に〕レクタとなる第２導電形の第１
埋込舖および第２埋込層をｍ隔を隔てて形成し、半導体
基板表面ならびに第１および第２埋込層表面に第１酸化
躾を形成し、第１１１化膜表面に多結晶シリコン膜を形
成し、多結晶シリコン膜表面に窒化膜を形成し、窒化膜
表面に、その下部に第１埋込層を含み第２埋込層を含ま
ないようにしてフォトレジスト膜を形成し、フォトレジ
スト膜をマスクとして窒化膜、多結晶シリコン膜および
第１８！２化膜を選択的に除去し、フォトレジスト膜を
除去し、半導体！Ｉ＠および第２埋込層の露出した表面
に、その表面が窒化膜表面とほぼ一致するようにしてコ
レクタとなる、第２導電形の周辺回路部のシリコンエピ
タキシャル層およびこの周辺回路部のシリコンエピタキ
シャル層の不輛甥濃度より不純物濃度が濃い第２導電形
のメモリセル部のシリコンエピタキシャル層のいずれか
一方を形成し、全表面を醸化して周辺回路部のシリコン
エピタキシャル層およびメモリセル部のシリコンエピタ
キシャル層の上記いずれか一方表面に、その膜厚が第１
１１１化膜の躾厚より厚い第２酸化膜を形成し、第２酸
化膜の一部を除去しかつ残りの窒化膜、残りの多結晶シ
リコン腰および残りの第１酸化膜を除去し、半導体鳳医
および第１埋込１の露出した表面に、その表面が周辺回
路部のシリコンエピタキシャル層およびメモリセル部の
シリコンエピタキシャル層の上記いずれか一方表面とほ
ぼ一致するようにして、周辺回路部のシリコンエピタキ
シ１ｔル層およびメモリセル部のシリコンエピタキシャ
ル層のいずれか他方を形成し、残りの第２酸化膜を除去
する方法である。
［作用］
この半導体記憶ａＡ１の発明においては、コレクタとな
る第２１１１ｉ形のシリコンエピタキシャル層をメモリ
セル部のシリコンエピタキシャル層と周辺回路部のシリ
コンエピタキシャル層とに別々に分ｔプ、メモリセル部
のシリコンエピタキシャル層の不純物濃度を周辺回路部
のシリコンエピタキシ１ｔル面の不純物１ｙ１より劇ク
シたので、メモリセル部のトランジスタのベースコレク
タ間接合容量Ｃ丁。が大きくなりα線などによるメモリ
セル部の情報反転が起こりにくくなる。また、周辺回路
部のトランジスタのベースコレクタ園接合容１ｃＴ（が
小さくなり半導体記憶装置の高速動作が可能となる。
る第２１１１ｉ形のシリコンエピタキシャル層をメモリ
セル部のシリコンエピタキシャル層と周辺回路部のシリ
コンエピタキシャル層とに別々に分ｔプ、メモリセル部
のシリコンエピタキシャル層の不純物濃度を周辺回路部
のシリコンエピタキシ１ｔル面の不純物１ｙ１より劇ク
シたので、メモリセル部のトランジスタのベースコレク
タ間接合容量Ｃ丁。が大きくなりα線などによるメモリ
セル部の情報反転が起こりにくくなる。また、周辺回路
部のトランジスタのベースコレクタ園接合容１ｃＴ（が
小さくなり半導体記憶装置の高速動作が可能となる。
この半導体記憶ｉ置の製造方法の発明においては、第１
導電形の半導体基板表面にコレクタとなる第２導電形の
第１埋込層および第２埋込層を間隔を隔てて形成し、第
２埋込層表面およびそのまわりの半導体基板表面に第２
導電形の周辺回路部のシリコンエピタキシャル層および
この周辺回路部のシリコンエピタキシャル層の不純物濃
度より不純物濃度が濃いメモリセル部のシリコンエピタ
キシャル層のいずれか一方を形成し、第１埋込層表面お
よびそのまわりの半導体基板表面に周辺回路部のシリコ
ンエピタキシャル層およびメモリセル部のシリコンエピ
タキシャル層のいずれか他方を形成する。
導電形の半導体基板表面にコレクタとなる第２導電形の
第１埋込層および第２埋込層を間隔を隔てて形成し、第
２埋込層表面およびそのまわりの半導体基板表面に第２
導電形の周辺回路部のシリコンエピタキシャル層および
この周辺回路部のシリコンエピタキシャル層の不純物濃
度より不純物濃度が濃いメモリセル部のシリコンエピタ
キシャル層のいずれか一方を形成し、第１埋込層表面お
よびそのまわりの半導体基板表面に周辺回路部のシリコ
ンエピタキシャル層およびメモリセル部のシリコンエピ
タキシャル層のいずれか他方を形成する。
［実施例］
以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技術の説明と
！複する部分については適宜その説明を省略する。
！複する部分については適宜その説明を省略する。
第１図は、この発明の実施例である半導体記憶装置の構
造を示す断面図でメモリセル部および周辺回路部を示し
ている。
造を示す断面図でメモリセル部および周辺回路部を示し
ている。
図において、Ｍはメモリセル部を、Ｓは周辺回路部を示
している。メモリセル部Ｍのｎ＋形埋込層２Ｍと周辺回
路部Ｓのｎ＋形埋込層２Ｓとはｐ−形半導体基板１表面
に同時に形成されたものであり、ｎ＋形埋込層２Ｍ表面
に、たとえば不純物濃度が１Ｘ１０”ｃｓ−”程度のシ
リコンのｎ＋形エピタキシャルＪＩ３Ｍが、ｎ＋形埋込
層２Ｓ表面に、たとえば不純物濃度がｌＸ１０”ａｍ−
”程度のシリコンのｎ−形エピタキシャル層３Ｓが形成
されている。４はｐ“形ベース拡散領域、５゛ａ〜５Ｃ
はｎ＋形エミッタ領域、６ａ〜６ｈはＡ交配線、７．８
は酸化膜、９はショットキーバリアダイオード、１０は
負荷抵抗である。
している。メモリセル部Ｍのｎ＋形埋込層２Ｍと周辺回
路部Ｓのｎ＋形埋込層２Ｓとはｐ−形半導体基板１表面
に同時に形成されたものであり、ｎ＋形埋込層２Ｍ表面
に、たとえば不純物濃度が１Ｘ１０”ｃｓ−”程度のシ
リコンのｎ＋形エピタキシャルＪＩ３Ｍが、ｎ＋形埋込
層２Ｓ表面に、たとえば不純物濃度がｌＸ１０”ａｍ−
”程度のシリコンのｎ−形エピタキシャル層３Ｓが形成
されている。４はｐ“形ベース拡散領域、５゛ａ〜５Ｃ
はｎ＋形エミッタ領域、６ａ〜６ｈはＡ交配線、７．８
は酸化膜、９はショットキーバリアダイオード、１０は
負荷抵抗である。
このように、メモリセル部Ｍにおいてはｎ３形工ビキシ
ヤル層３Ｍを形成することによってメモリセル部のトラ
ンジスタのベースコレクタ間接合容量ＣＴｃが大きくな
りα線などによるメモリセル部の情報反転が起こりにく
くなり、また、周辺回路部Ｓにおいてはｎ−形エピタキ
シャル層３Ｓを形成することによって周辺回路部のトラ
ンジスタのペースコレクタ間接合容１ｌＣＴｃが小さく
なり半導体記憶装置の高速動作が可能となる。すなわち
、メモリセル部においては情報反転を減らすことを優先
させ、周辺回路部においては高速動作を優先させること
によって、高速動作が可能でかつ信頼性の高い半導体記
憶装置を得ることができる。
ヤル層３Ｍを形成することによってメモリセル部のトラ
ンジスタのベースコレクタ間接合容量ＣＴｃが大きくな
りα線などによるメモリセル部の情報反転が起こりにく
くなり、また、周辺回路部Ｓにおいてはｎ−形エピタキ
シャル層３Ｓを形成することによって周辺回路部のトラ
ンジスタのペースコレクタ間接合容１ｌＣＴｃが小さく
なり半導体記憶装置の高速動作が可能となる。すなわち
、メモリセル部においては情報反転を減らすことを優先
させ、周辺回路部においては高速動作を優先させること
によって、高速動作が可能でかつ信頼性の高い半導体記
憶装置を得ることができる。
第２Ａ図〜第２Ｈ図は、この発明の実施例である半導体
記憶装置の製造方法を示す工程断面図である。
記憶装置の製造方法を示す工程断面図である。
この製造方法について説明すると、まず、ｐ−形半導体
基板１表面にコレクタとなるｎ＋形埋込層２Ｓおよび２
曽を間隔を隔てて形成する。次に、ｐ−形半導体基板１
表面およびｎ＋形埋込層２３゜２騰表面に酸化１１２０
を形成する。次に、酸化膜２０表向に多結晶シリコンｌ
！＄３０を形成する。次に、多結晶シリコン１１３０表
面に窒化１１４０を形成する（第２Ａ図）。次に、窒化
１１４０表面に、その下部にｎ＋形埋込層２Ｓを含み０
１形埋込層２ｍを含まないようにしてフォトレジスト１
１５０を形成する。次に、フォトレジストＩｆｉ ５０
をマスクとして窒化膜４０．多結晶シリコン１！３０．
ａｌ！１化１１２０を選択的に除去して、窒化！ｆ１
４１．多結晶シリコン１１３１．１！化１１２１を形成
する（第２Ｂ図）。次に、フォトレジスト１１５０を除
去する。
基板１表面にコレクタとなるｎ＋形埋込層２Ｓおよび２
曽を間隔を隔てて形成する。次に、ｐ−形半導体基板１
表面およびｎ＋形埋込層２３゜２騰表面に酸化１１２０
を形成する。次に、酸化膜２０表向に多結晶シリコンｌ
！＄３０を形成する。次に、多結晶シリコン１１３０表
面に窒化１１４０を形成する（第２Ａ図）。次に、窒化
１１４０表面に、その下部にｎ＋形埋込層２Ｓを含み０
１形埋込層２ｍを含まないようにしてフォトレジスト１
１５０を形成する。次に、フォトレジストＩｆｉ ５０
をマスクとして窒化膜４０．多結晶シリコン１！３０．
ａｌ！１化１１２０を選択的に除去して、窒化！ｆ１
４１．多結晶シリコン１１３１．１！化１１２１を形成
する（第２Ｂ図）。次に、フォトレジスト１１５０を除
去する。
次に、ｐ−形半導体基板１およびｎ＋形埋込１１２鴎の
露出した表面に、エピタキシャル選択成長法を用いてそ
の表面が窒化膜４１表面とほぼ一致するようにしてコレ
クタとなるメモリセル部のシリコンのｎ＋形エピタキシ
ャル１１３Ｍを形成する。
露出した表面に、エピタキシャル選択成長法を用いてそ
の表面が窒化膜４１表面とほぼ一致するようにしてコレ
クタとなるメモリセル部のシリコンのｎ＋形エピタキシ
ャル１１３Ｍを形成する。
このとき、ｎ＋形エピタキシャルｍ３Ｍの不純物濃度は
耐圧を保てるようにしつつ十分濃くしておく。たとえば
、不純物濃度をｌＸ１０”ｃｍ〜８程度にするく第２Ｃ
図）。次に、全表面を酸化すると、窒化膜４１表面には
酸化膜はほとんど形成されず、０＋形工ピタキシヤル層
３Ｍ表面のみに酸化膜６０が形成される。このとき、酸
化１１６０の膜厚が酸化１１２１の膜厚より厚くなるよ
うに酸化する（第２Ｄ図）０次に、酸化１１６０をマス
クとして窒化ＩＩ ４１ 、多結晶シリコン１１３１を
選択的に除去する（第２Ｅ図）。次に、酸化膜２１の膜
厚と酸化膜５ Ｑ Ｏ） ＩＩＷ厚との通いを利用して
酸化膜６０の一部を除去しかつ酸化１１！１１２１を除
去する。
耐圧を保てるようにしつつ十分濃くしておく。たとえば
、不純物濃度をｌＸ１０”ｃｍ〜８程度にするく第２Ｃ
図）。次に、全表面を酸化すると、窒化膜４１表面には
酸化膜はほとんど形成されず、０＋形工ピタキシヤル層
３Ｍ表面のみに酸化膜６０が形成される。このとき、酸
化１１６０の膜厚が酸化１１２１の膜厚より厚くなるよ
うに酸化する（第２Ｄ図）０次に、酸化１１６０をマス
クとして窒化ＩＩ ４１ 、多結晶シリコン１１３１を
選択的に除去する（第２Ｅ図）。次に、酸化膜２１の膜
厚と酸化膜５ Ｑ Ｏ） ＩＩＷ厚との通いを利用して
酸化膜６０の一部を除去しかつ酸化１１！１１２１を除
去する。
６１は残った酸化膜である（第２Ｆ図）０次に、ｐ−形
半導体！ｉ根１およびｎ＋形埋込ＩＩ！２ｓの露出した
表面に、エピタキシャル選択成長法を用いてその表面が
ｎ＋形エピタキシャル層３Ｍ表面とＩＪぼ一致するよう
にしてコレクタとなる周辺回路部のシリコンのｎ−形エ
ピタキシャル層３Ｓを形成する。このとき、ｎ−形エピ
タキシャル層３Ｓの不純物濃度を、たとえば１ｘｌＯ１
＆ｃｍ’程度に薄くするく第２Ｇ図）。次に、酸化膜６
１を除去する（第２Ｈ図）。この後、通常の方法に従っ
て、素子間分離用の酸化膜、ｐ＋形ベース拡故領域、Ｏ
ｆ形エミッタ領域などを形成して半導体記憶装置が製造
される。
半導体！ｉ根１およびｎ＋形埋込ＩＩ！２ｓの露出した
表面に、エピタキシャル選択成長法を用いてその表面が
ｎ＋形エピタキシャル層３Ｍ表面とＩＪぼ一致するよう
にしてコレクタとなる周辺回路部のシリコンのｎ−形エ
ピタキシャル層３Ｓを形成する。このとき、ｎ−形エピ
タキシャル層３Ｓの不純物濃度を、たとえば１ｘｌＯ１
＆ｃｍ’程度に薄くするく第２Ｇ図）。次に、酸化膜６
１を除去する（第２Ｈ図）。この後、通常の方法に従っ
て、素子間分離用の酸化膜、ｐ＋形ベース拡故領域、Ｏ
ｆ形エミッタ領域などを形成して半導体記憶装置が製造
される。
なお、上記実施例では、まず、メモリセル部のｎ＋形エ
ピタキシャル層を形成し、その模周辺回路部のｎ−形エ
ピタキシャル層を形成する場合について示したが、この
順序を逆にして、まず、周辺回路部のｎ−形エピタキシ
ャル層を形成し、その後メモリセル部のｎ＋形エピタキ
シャル層を形成するようにしてもよい。
ピタキシャル層を形成し、その模周辺回路部のｎ−形エ
ピタキシャル層を形成する場合について示したが、この
順序を逆にして、まず、周辺回路部のｎ−形エピタキシ
ャル層を形成し、その後メモリセル部のｎ＋形エピタキ
シャル層を形成するようにしてもよい。
また、上記実施例では、ｐ−形半導体基板を用いた半導
体記憶ｉｗについて示したが、この発明は、ｎ″形半導
体基板を用いた半導体記憶装置にも適用することができ
る。
体記憶ｉｗについて示したが、この発明は、ｎ″形半導
体基板を用いた半導体記憶装置にも適用することができ
る。
〔発明の効果］
以上のようにこの半導体記憶装置の発明によれば、コレ
クタとなるシリコンエピタキシャル層をメモリセル部の
シリコンエピタキシャル層と周辺回路部のシリコンエピ
タキシャル層とに別々に分け、メモリセル部のシリコン
エピタキシャル層の不純物濃度を周辺回路部のシリコン
エピタキシャル層の不純物濃度より濃くしたので、＾速
動作が可能でかつ信頼性の高い半導体記憶装置を得るこ
とができる。
クタとなるシリコンエピタキシャル層をメモリセル部の
シリコンエピタキシャル層と周辺回路部のシリコンエピ
タキシャル層とに別々に分け、メモリセル部のシリコン
エピタキシャル層の不純物濃度を周辺回路部のシリコン
エピタキシャル層の不純物濃度より濃くしたので、＾速
動作が可能でかつ信頼性の高い半導体記憶装置を得るこ
とができる。
また、この半導体記憶装置の製造方法の発明によれば、
第２埋込層表面およびそのまわりの半導体基板表面に、
周辺回路部のシリコンエピタキシャル層およびこの周辺
回路部のシリコンエピタキシャル層の不純物濃度より不
純物濃度が濃いメモリセル部のシリコンエピタキシャル
層のいずれが一方を形成し、第１埋込層表面およびその
まわりの半導体基板表面に周辺回路部のシリコンエピタ
キシャル層およびメモリセル部のシリコンエピタキシャ
ル層のいずれか他方を形成するので、高速動作が可能で
かつ信頼性の高い半導体記憶ａ置の製造方法を得ること
ができる。
第２埋込層表面およびそのまわりの半導体基板表面に、
周辺回路部のシリコンエピタキシャル層およびこの周辺
回路部のシリコンエピタキシャル層の不純物濃度より不
純物濃度が濃いメモリセル部のシリコンエピタキシャル
層のいずれが一方を形成し、第１埋込層表面およびその
まわりの半導体基板表面に周辺回路部のシリコンエピタ
キシャル層およびメモリセル部のシリコンエピタキシャ
ル層のいずれか他方を形成するので、高速動作が可能で
かつ信頼性の高い半導体記憶ａ置の製造方法を得ること
ができる。
第１図は、この発明の実施例である半導体記憶装置の構
造を示す断面図である。 第２Ａ図〜第２Ｈ図は、この発明の実施例である半導体
記憶装置の製造方法を示す工ｆ！ｊ断面図である。 第３図は、従来の半導体記憶装置の構造を示す断面図で
ある。 第４図は、第３図の等価回路図である。 図において、Ｍはメモリセル部、Ｓは周辺回路部、１は
ｐ−形半導体基板、２Ｍ、２Ｓは０“形埋込層、３ Ｍ
はｎ１形工ピタキシヤル層、３８は＋１−形エビクキシ
ャル層、４はｐ１形ベース拡散ｆＪ１域、５ａ〜５Ｃは
ｎ“形エミッタ領域、６ａ〜ｆ３ｈｉ、ｔＡ肛配線、７
．８は酸化膜、９各ニジヨツトキーバリ）７ダイΔ−ド
、１０は負荷抵抗、２ｍ。 ２Ｓはｎ＋形埋込層、２０．２１．６０．６１は馴化膜
、３０．３１は多結晶シリコン膜、４０゜４１は窒化膜
、５０はフォトレジスト躾である。 なお、各図中間−符＠ｔま同一または相当部分を示す。 代理人 人 宕 ＰＩＪ 雄 口−一−−−−−−一−−−−コ し−＋＋＋＋−−−−−− ＋＋＋Ｊ第２Ａ図 第２０図 第２Ｄ図 ６７二載化絹 第２Ｇ図 第２Ｈ図 第３図 第４図 只 手続補正書（自発）
造を示す断面図である。 第２Ａ図〜第２Ｈ図は、この発明の実施例である半導体
記憶装置の製造方法を示す工ｆ！ｊ断面図である。 第３図は、従来の半導体記憶装置の構造を示す断面図で
ある。 第４図は、第３図の等価回路図である。 図において、Ｍはメモリセル部、Ｓは周辺回路部、１は
ｐ−形半導体基板、２Ｍ、２Ｓは０“形埋込層、３ Ｍ
はｎ１形工ピタキシヤル層、３８は＋１−形エビクキシ
ャル層、４はｐ１形ベース拡散ｆＪ１域、５ａ〜５Ｃは
ｎ“形エミッタ領域、６ａ〜ｆ３ｈｉ、ｔＡ肛配線、７
．８は酸化膜、９各ニジヨツトキーバリ）７ダイΔ−ド
、１０は負荷抵抗、２ｍ。 ２Ｓはｎ＋形埋込層、２０．２１．６０．６１は馴化膜
、３０．３１は多結晶シリコン膜、４０゜４１は窒化膜
、５０はフォトレジスト躾である。 なお、各図中間−符＠ｔま同一または相当部分を示す。 代理人 人 宕 ＰＩＪ 雄 口−一−−−−−−一−−−−コ し−＋＋＋＋−−−−−− ＋＋＋Ｊ第２Ａ図 第２０図 第２Ｄ図 ６７二載化絹 第２Ｇ図 第２Ｈ図 第３図 第４図 只 手続補正書（自発）
Claims (2)
- （１）第１導電形の半導体基板と、 前記半導体基板表面に形成されコレクタとなる第２導電
形の埋込層と、 前記埋込層表面に形成されコレクタとなる第２導電形の
シリコンエピタキシャル層とを備え、バイポーラトラン
ジスタによって構成されたフリップフロップ型の半導体
記憶装置において、前記シリコンエピタキシャル層をメ
モリセル部のシリコンエピタキシャル層と周辺回路部の
シリコンエピタキシャル層とに別々に分け、 前記メモリセル部のシリコンエピタキシャル層の不純物
濃度を前記周辺回路部のシリコンエピタキシャル層の不
純物濃度より濃くしたことを特徴とする半導体記憶装置
。 - （２）バイポーラトランジスタによって構成されたフリ
ップフロップ型の半導体記憶装置の製造方法であって、 第１導電形の半導体基板表面にコレクタとなる第２導電
形の第１埋込層および第２埋込層を間隔を隔てて形成す
る工程と、 前記半導体基板表面ならびに前記第１および第２埋込層
表面に第１酸化膜を形成する工程と、前記第１酸化膜表
面に多結晶シリコン膜を形成する工程と、 前記多結晶シリコン膜表面に窒化膜を形成する工程と、 前記窒化膜表面に、その下部に前記第１埋込層を含み前
記第２埋込層を含まないようにしてフォトレジスト膜を
形成する工程と、 前記フォトレジスト膜をマスクとして前記窒化膜、前記
多結晶シリコン膜および前記第１酸化膜を選択的に除去
する工程と、 前記フォトレジスト膜を除去する工程と、 前記半導体基板および前記第２埋込層の露出した表面に
、その表面が前記窒化膜表面とほぼ一致するようにして
コレクタとなる、第２導電形の周辺回路部のシリコンエ
ピタキシャル層および該周辺回路部のシリコンエピタキ
シャル層の不純物濃度より不純物濃度が濃い第２導電形
のメモリセル部のシリコンエピタキシャル層のいずれか
一方を形成する工程と、 全表面を酸化して前記周辺回路部のシリコンエピタキシ
ャル層および前記メモリセル部のシリコンエピタキシャ
ル層の前記いずれか一方表面に、その膜厚が前記第１酸
化膜の膜厚より厚い第２酸化膜を形成する工程と、 前記第２酸化膜の一部を除去しかつ残りの前記窒化膜、
残りの前記多結晶シリコン膜および残りの前記第１酸化
膜を除去する工程と、 前記半導体基板および前記第１埋込層の露出した表面に
、その表面が前記周辺回路部のシリコンエピタキシャル
層および前記メモリセル部のシリコンエピタキシャル層
の前記いずれか一方表面とほぼ一致するようにして、前
記周辺回路部のシリコンエピタキシャル層および前記メ
モリセル部のシリコンエピタキシャル層のいずれか他方
を形成する工程と、 残りの前記第２酸化膜を除去する工程とを備えた半導体
記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245931A JPS63100773A (ja) | 1986-10-16 | 1986-10-16 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245931A JPS63100773A (ja) | 1986-10-16 | 1986-10-16 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63100773A true JPS63100773A (ja) | 1988-05-02 |
Family
ID=17140984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61245931A Pending JPS63100773A (ja) | 1986-10-16 | 1986-10-16 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63100773A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63220566A (ja) * | 1987-03-09 | 1988-09-13 | Sony Corp | メモリ装置 |
| US5322803A (en) * | 1989-10-31 | 1994-06-21 | Sgs-Thomson Microelelctronics S.R.L. | Process for the manufacture of a component to limit the programming voltage and to stabilize the voltage incorporated in an electric device with EEPROM memory cells |
-
1986
- 1986-10-16 JP JP61245931A patent/JPS63100773A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63220566A (ja) * | 1987-03-09 | 1988-09-13 | Sony Corp | メモリ装置 |
| US5322803A (en) * | 1989-10-31 | 1994-06-21 | Sgs-Thomson Microelelctronics S.R.L. | Process for the manufacture of a component to limit the programming voltage and to stabilize the voltage incorporated in an electric device with EEPROM memory cells |
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