JPH03226108A - ディジタルフィルタ装置 - Google Patents
ディジタルフィルタ装置Info
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- JPH03226108A JPH03226108A JP2020659A JP2065990A JPH03226108A JP H03226108 A JPH03226108 A JP H03226108A JP 2020659 A JP2020659 A JP 2020659A JP 2065990 A JP2065990 A JP 2065990A JP H03226108 A JPH03226108 A JP H03226108A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＧＭＳＫ直交変調装置に利用する。
特に、入力したディジタルデータからベースバンドの同
相成分（Ｉ信号）と直交成分（Ｑ信号）を生成するディ
ジタルフィルタに関する。ここで、ＧＭＳＫとはＧａｕ
ｓｓｉａｎ−ｆｉｌｔｅｒｅｄ ｍｉｎｉｍｕｍ ｓｈ
ｉｆｔｋｅｙｉｎｇの略号である。
相成分（Ｉ信号）と直交成分（Ｑ信号）を生成するディ
ジタルフィルタに関する。ここで、ＧＭＳＫとはＧａｕ
ｓｓｉａｎ−ｆｉｌｔｅｒｅｄ ｍｉｎｉｍｕｍ ｓｈ
ｉｆｔｋｅｙｉｎｇの略号である。
本発明は、ＧＭＳＫディジタル直交変調手段で使用する
同相成分および直交成分を２つのＲＯＭを利用して生成
するディジタルフィルタ装置において、 ２つのＲＯＭの出力の極性を反転し、交換することによ
り、 ＲＯＭの容量を縮小することができるようにしたもので
ある。
同相成分および直交成分を２つのＲＯＭを利用して生成
するディジタルフィルタ装置において、 ２つのＲＯＭの出力の極性を反転し、交換することによ
り、 ＲＯＭの容量を縮小することができるようにしたもので
ある。
ＧＭＳＫディジタル直交変調装置で使用するＩ信号およ
びＱ信号を生成する手段として、第２図に示すように、
ＲＯＭを用いたディジタルフィルタが従来から用いられ
ている。
びＱ信号を生成する手段として、第２図に示すように、
ＲＯＭを用いたディジタルフィルタが従来から用いられ
ている。
この回路の原理を説明する。Ｇ Ｍ Ｓ Ｋ変調信号の
位相ψ（１）は次式で与えられる。
位相ψ（１）は次式で与えられる。
但し、Ｔ二ビット周期
ａｉ ＝１ ３ｄｌ ニシンポル［：１．−１：１ｄ
、：入力データ［：Ｏ，ｌ：］ Ｂ、：ＧＭＳＫベースバンドフィルタの３ｄＢ力ツトオ
フ周波数 （１）式は近似式を用いて次のように表せる。
、：入力データ［：Ｏ，ｌ：］ Ｂ、：ＧＭＳＫベースバンドフィルタの３ｄＢ力ツトオ
フ周波数 （１）式は近似式を用いて次のように表せる。
ただし、
Ｍ：適当な自然数
Ｍ≧２のときにこの近似式による位相の誤差は極めで小
さく、 以内になる。
さく、 以内になる。
さらに、
任意
の整数ｋを用いて（２）式を次のように書き換えるこψ
ｋ （ｔ） はシンボルａｋ すなわち入力データｄ。
ｋ （ｔ） はシンボルａｋ すなわち入力データｄ。
に
相である。
（３）式の第１項をＸ、（ｔ）
第２項をＹ。
とすると、
になる。
（３）式から明らかなように、Ｘ 、 （ｔ）はａｋと
その前後Ｎシンボル（すなわち、ｄｋとその前後Ｍビッ
ト）とｔによって一意的に定まる。一方、Ｙｋは、 Ｙ＋ ＝ Ｙｋ−＋ ＋ ａ ｋ−１１−１（６）
なる式を満足する。したがって、Ｙｋは過去のシンボル
の状態に依存し、初期条件によって不定となる値である
。しかし、ＧＭＳＫは各シンボル間の位相の変化量に状
態を載せる変調方式であるから、位相の絶対値を考慮す
る必要がない。ゆえに、（６）式の差分方程式さえ満足
するＹ、であれば、初期値は任意のσ値に設定できる。
その前後Ｎシンボル（すなわち、ｄｋとその前後Ｍビッ
ト）とｔによって一意的に定まる。一方、Ｙｋは、 Ｙ＋ ＝ Ｙｋ−＋ ＋ ａ ｋ−１１−１（６）
なる式を満足する。したがって、Ｙｋは過去のシンボル
の状態に依存し、初期条件によって不定となる値である
。しかし、ＧＭＳＫは各シンボル間の位相の変化量に状
態を載せる変調方式であるから、位相の絶対値を考慮す
る必要がない。ゆえに、（６）式の差分方程式さえ満足
するＹ、であれば、初期値は任意のσ値に設定できる。
ところで、ａ。
の値は±１であるから、初期値を仮に「０」とすれば、
位相の周期性（周期＝２π）から、Ｙｋは、Ｙｋ＝０、
±−１π （ラジアン）（７）の４通りの値しか取り
得ないことがわかる。ここで、りｋ、Ｑ＋＝なる２ビッ
トの状態変数を導入し、Ｙｋ と次のように対応させる。
位相の周期性（周期＝２π）から、Ｙｋは、Ｙｋ＝０、
±−１π （ラジアン）（７）の４通りの値しか取り
得ないことがわかる。ここで、りｋ、Ｑ＋＝なる２ビッ
トの状態変数を導入し、Ｙｋ と次のように対応させる。
で円内はＹｋの値である。第５図、（３）式ふよび（４
）式からＱｋ（ｔ）の値はｄｋとその前後Ｍビットおよ
び（８）式で与えられるｐ、およびｑｋによって一意的
に決定できる。ところで、■信号とＱ信号とは、それぞ
れ、 Ｌ（ｔ）−ｃｏｓψｋ（ｔ）、Ｑ＋（ｔ）＝ ｓｉｎ
ψｋ（ｔ）（９） で与えられる。時間を次式のように離散化すると、１＝
０． １，２．−、Ｎ−Ｉ Ｎ：任意の正整数 ｘｋ（ｔ ｔ）は、 Ｘｋ＜ｔｔ）は、 Ｕυ となる。ゆえに、Ｘｋ（ｔυ は、ａ ｋ’−Ｍ ｓ
ａ ｋ−１１＋Ｉ ｚ、”ｋ ｓ ”、ａｋｂＭ−１％
ａｋ＋Ｘ−とβとによって決定される。これにより、
Ｑｋ（ｔｔ） 、ｔｋ（ｔｔ）およびＱｋ（ｔｔ）がｄ
ｋ−１’ｌ 、ｄ ｋ−Ｍ＋Ｉ、 、ｄｋ’ｔｄ、□
−１％ ｄｋ＋Ｍ ％ ｐｋ ％ Ｑｋおよびβによっ
て一意的に決まることがわかる。以上によりｄ ｋ−）
１、ｄｋ−訃１、 、ｄｋ ％ ””’ｄｋ＋）ｌ−１
、ａｋ、、、ｐｋ。
）式からＱｋ（ｔ）の値はｄｋとその前後Ｍビットおよ
び（８）式で与えられるｐ、およびｑｋによって一意的
に決定できる。ところで、■信号とＱ信号とは、それぞ
れ、 Ｌ（ｔ）−ｃｏｓψｋ（ｔ）、Ｑ＋（ｔ）＝ ｓｉｎ
ψｋ（ｔ）（９） で与えられる。時間を次式のように離散化すると、１＝
０． １，２．−、Ｎ−Ｉ Ｎ：任意の正整数 ｘｋ（ｔ ｔ）は、 Ｘｋ＜ｔｔ）は、 Ｕυ となる。ゆえに、Ｘｋ（ｔυ は、ａ ｋ’−Ｍ ｓ
ａ ｋ−１１＋Ｉ ｚ、”ｋ ｓ ”、ａｋｂＭ−１％
ａｋ＋Ｘ−とβとによって決定される。これにより、
Ｑｋ（ｔｔ） 、ｔｋ（ｔｔ）およびＱｋ（ｔｔ）がｄ
ｋ−１’ｌ 、ｄ ｋ−Ｍ＋Ｉ、 、ｄｋ’ｔｄ、□
−１％ ｄｋ＋Ｍ ％ ｐｋ ％ Ｑｋおよびβによっ
て一意的に決まることがわかる。以上によりｄ ｋ−）
１、ｄｋ−訃１、 、ｄｋ ％ ””’ｄｋ＋）ｌ−１
、ａｋ、、、ｐｋ。
ｑｋおよび！をアドレス入力とし、Ｉｋ（ｔｔ ）ｃｏ
ｓψｙ （ｔｔ ）またはＱｋ（ｔ Ｌ ） ＝Ｓｉｎ
ψ。
ｓψｙ （ｔｔ ）またはＱｋ（ｔ Ｌ ） ＝Ｓｉｎ
ψ。
（ｔ、）を出力とするＲＯＭを用いることによって入力
データｄ１から１信号およびＱ信号を生成することがで
きる。
データｄ１から１信号およびＱ信号を生成することがで
きる。
第２図の回路はこの原理を用いたものであり、Ｍ＝２お
よびＮ＝８の場合である。コサインＲ○Ｍ７にｃｏｓψ
１＝ （１１＞を記憶し、サインＲＯＭ８に一５ｉｎψ
ｈ （ｔｔ ）を記憶している。ｄ ｋ−２１、ｄｋ
％ 、ｄｋｈ２の値はデータ入力１からシフトクロッ
ク２１に同期してシフトレジスタ６に入力され、シフト
レジスタ６のパラレル出力２２をＪしてコサインＲＯＭ
７およびサインＲＯＭ８の上位アドレスＡｓ 、Ａｓ
、Ａｔ 、Ａｓ ＳＡ、に供給される。ｐｋとｑｋとの
値はそれぞれＤフリップフロップ１５およびＩ６に保持
されており、ＲＯＭ？および８のアドレスＡ４およびＡ
３に供給される。
よびＮ＝８の場合である。コサインＲ○Ｍ７にｃｏｓψ
１＝ （１１＞を記憶し、サインＲＯＭ８に一５ｉｎψ
ｈ （ｔｔ ）を記憶している。ｄ ｋ−２１、ｄｋ
％ 、ｄｋｈ２の値はデータ入力１からシフトクロッ
ク２１に同期してシフトレジスタ６に入力され、シフト
レジスタ６のパラレル出力２２をＪしてコサインＲＯＭ
７およびサインＲＯＭ８の上位アドレスＡｓ 、Ａｓ
、Ａｔ 、Ａｓ ＳＡ、に供給される。ｐｋとｑｋとの
値はそれぞれＤフリップフロップ１５およびＩ６に保持
されており、ＲＯＭ？および８のアドレスＡ４およびＡ
３に供給される。
さらに、βに相当する値は外部からのクロック２で駆動
される８進のカウンタ５で算出され、ＲＯＭ７および８
の下位アドレスＡ。、Ａ＋ 、Ａ２に供給される。シフ
トクロック２１は外部のタロツク２をカウンタ５で８分
周した信号をインバータ２５で反転して得られる。ｐｋ
とｑｋは、第５図から明らかなように、 なる差分方程式を満足する。
される８進のカウンタ５で算出され、ＲＯＭ７および８
の下位アドレスＡ。、Ａ＋ 、Ａ２に供給される。シフ
トクロック２１は外部のタロツク２をカウンタ５で８分
周した信号をインバータ２５で反転して得られる。ｐｋ
とｑｋは、第５図から明らかなように、 なる差分方程式を満足する。
ただし、ｅはエクスクル−シブオアを表わし、信］はｑ
ｋ−＋の反転である。順序回路１０は測成の差分方程式
を実現する回路である。第４図にクロック２とＡ。−Ａ
９およびＩ）ｙ 、ｑａ＝のタイムチャートを示す。■
信号とＱ信号とはそれぞれコサインＲＯＭ７とサインＲ
ＯＭ８の出力をＤＡコンバータ１１および１２でアナロ
グ値に変換することによって得られる。
ｋ−＋の反転である。順序回路１０は測成の差分方程式
を実現する回路である。第４図にクロック２とＡ。−Ａ
９およびＩ）ｙ 、ｑａ＝のタイムチャートを示す。■
信号とＱ信号とはそれぞれコサインＲＯＭ７とサインＲ
ＯＭ８の出力をＤＡコンバータ１１および１２でアナロ
グ値に変換することによって得られる。
〔発明が解決しようとする問題点〕
第２図に示す従来例回路のＲＯＭの容量を算出すると、
アドレス線が１０本必要であるからコサインＲＯＭ７お
よびサインＲＯＭ８のそれぞれのワード数は１０２４Ｗ
になる。ＲＯＭのワード長を３ ｂｉｔとすると、必要
なビット数は、 １０２４Ｗｘ ８ｂｉｔ／ＷＸ ２ ＝１６Ｋｂｉｔに
なり、かなりの容量が必要となる。したがって、従来回
路をＬＳＩ化する場合にＲＯＭの容量が大きくなるため
にチップサイズが増大し、チップ価格の上昇を招く欠点
がある。
アドレス線が１０本必要であるからコサインＲＯＭ７お
よびサインＲＯＭ８のそれぞれのワード数は１０２４Ｗ
になる。ＲＯＭのワード長を３ ｂｉｔとすると、必要
なビット数は、 １０２４Ｗｘ ８ｂｉｔ／ＷＸ ２ ＝１６Ｋｂｉｔに
なり、かなりの容量が必要となる。したがって、従来回
路をＬＳＩ化する場合にＲＯＭの容量が大きくなるため
にチップサイズが増大し、チップ価格の上昇を招く欠点
がある。
本発明はこのような問題点を解決するもので、ＲＯＭの
容量が低減されたディジタルフィルタ装置を提供するこ
とを目的とする。
容量が低減されたディジタルフィルタ装置を提供するこ
とを目的とする。
本発明は、到来するディジタルデータを一定周期の第一
クロックに同期して取り込みかつシフトするシフトレジ
スタと、上記第一クロックのＮ（Ｎは自然数）倍の周波
数を有する第二クロ７りで駆動されるＮ進カウンタと、
このＮ進カウンタの各ビット出力および上記シフトレジ
スタのパラレル出力をアドレス入力とする第一ＲＯＭお
よび第二ＲＯＭと、この第一ＲＯＭおよび第二ＲＯＭに
かかわる出力をそれぞれアナログ信号に変換する第一コ
ンバータおよび第二コンバータとを備えたディジタルフ
ィルタ装置において、上記シフトレジスタのパラレル出
力の値に応じかつ上記第一クロックに同期して状態が変
わる２個のフリップフロップを有する順序回路と、上記
第一ＲＯＭおよび第二ＲＯＭと上記第一コンバータおよ
び第二コンバータとの間の経路に挿入され、上記２個の
フリップフロップの状態に応じて上記第一ＲＯＭおよび
第二ＲＯＭの出力コードの極性反転および交換を行う論
理回路とを備えたことを特徴とする。
クロックに同期して取り込みかつシフトするシフトレジ
スタと、上記第一クロックのＮ（Ｎは自然数）倍の周波
数を有する第二クロ７りで駆動されるＮ進カウンタと、
このＮ進カウンタの各ビット出力および上記シフトレジ
スタのパラレル出力をアドレス入力とする第一ＲＯＭお
よび第二ＲＯＭと、この第一ＲＯＭおよび第二ＲＯＭに
かかわる出力をそれぞれアナログ信号に変換する第一コ
ンバータおよび第二コンバータとを備えたディジタルフ
ィルタ装置において、上記シフトレジスタのパラレル出
力の値に応じかつ上記第一クロックに同期して状態が変
わる２個のフリップフロップを有する順序回路と、上記
第一ＲＯＭおよび第二ＲＯＭと上記第一コンバータおよ
び第二コンバータとの間の経路に挿入され、上記２個の
フリップフロップの状態に応じて上記第一ＲＯＭおよび
第二ＲＯＭの出力コードの極性反転および交換を行う論
理回路とを備えたことを特徴とする。
ここで、上位ビットおよび下位ビットが上記第一ＲＯＭ
および第二ＲＯＭの出力コードとして使用される単一の
ＲＯＭを備えても良い。
および第二ＲＯＭの出力コードとして使用される単一の
ＲＯＭを備えても良い。
また、上記順序回路は、２つの２ビット状態変数の一方
の変数の一方の論理値を上記第一ＲＯＭの出力コードの
極性反転する手段に与え、一方の変数の他方の論理値と
他方の変数の他方の論理値との排他的論理和を上記第二
ＲＯＭの出力コードの極性反転する手段に与え、他方の
変数の一方の論理値を上記第一ＲＯＭおよび第二ＲＯＭ
の出力コードを交換する手段に与える構成であっても良
い。
の変数の一方の論理値を上記第一ＲＯＭの出力コードの
極性反転する手段に与え、一方の変数の他方の論理値と
他方の変数の他方の論理値との排他的論理和を上記第二
ＲＯＭの出力コードの極性反転する手段に与え、他方の
変数の一方の論理値を上記第一ＲＯＭおよび第二ＲＯＭ
の出力コードを交換する手段に与える構成であっても良
い。
一方のＲＯＭにｃｏｓＸｋ（ｔｈ ）を他方のＲＯＭに
ｓｉｎＸｍ （ｔｔ ）を記憶しておき、ｐｋおよびｑ
ｋＯ値に応じてその出力の極性を反転おし交換して、■
信号およびＱ信号を生成する。これにより、ＲＯＭの容
量を従来回路に比べて２と低減することができる。
ｓｉｎＸｍ （ｔｔ ）を記憶しておき、ｐｋおよびｑ
ｋＯ値に応じてその出力の極性を反転おし交換して、■
信号およびＱ信号を生成する。これにより、ＲＯＭの容
量を従来回路に比べて２と低減することができる。
以下、本発明の一実施例を図面を用いて説明する。
まず、本発明の原理について説明する。従来例の説明で
明らかなように、 になる。
明らかなように、 になる。
０Ｊ式は、
さらに、
になる。Ｙｋの値は０、±−１πラジアンのいずれかで
あり、ｐｋおよびｑｋＯ値と（８）式のように対応して
いる。０り式と（８）式とに基づきｐｋおよびｑｋとＩ
ｋ （ｔＬ）およびｑｋ（ｔｔ）との対応が次式で得ら
れる。
あり、ｐｋおよびｑｋＯ値と（８）式のように対応して
いる。０り式と（８）式とに基づきｐｋおよびｑｋとＩ
ｋ （ｔＬ）およびｑｋ（ｔｔ）との対応が次式で得ら
れる。
ＱＳ）式から明らかなように、従来回路のようなコサイ
ンＲＯＭ７にｃｏｓψｋ（ｔｈ ） 、サインＲＯＭ８
に一５ｉｎψｋ（ｔｔ ）を記憶する方法だけでなく、
コサインＲＯＭ７にｃｏｓＸｋ（ｔｔ ） 、サインＲ
ＯＭ８に５ｉｎＬ （ｔｔ ）を記憶しておき、ｐｋお
よびｑｋＯ値に応じてその出力の極性を反転および交換
することによっても■信号およびＱ信号が生成できるこ
とがわかる。本発明は以上の原理を用いたものである。
ンＲＯＭ７にｃｏｓψｋ（ｔｈ ） 、サインＲＯＭ８
に一５ｉｎψｋ（ｔｔ ）を記憶する方法だけでなく、
コサインＲＯＭ７にｃｏｓＸｋ（ｔｔ ） 、サインＲ
ＯＭ８に５ｉｎＬ （ｔｔ ）を記憶しておき、ｐｋお
よびｑｋＯ値に応じてその出力の極性を反転および交換
することによっても■信号およびＱ信号が生成できるこ
とがわかる。本発明は以上の原理を用いたものである。
第１図に本発明の実施例の構成を示す。この実施例は、
第１図に示すように本発明は、到来するディジタルデー
タを一定周期の第一クロックに同期して取り込みかつシ
フトするシフトレジスタ６と、上記第一クロックのＮ
（Ｎは自然数）倍の周波数を有する第二クロックで駆動
されるＮ進カウンタであるカウンタ５と、このＮ進カウ
ンタ５の各ビット出力およびシフトレジスタ６のパラレ
ル出力をアドレス入力とするコサインＲＯＭ７およびサ
インＲＯＭ８と、このコサインＲＯＭ７およびサインＲ
ＯＭ８にかかわる出力をそれぞれアナログ信号に変換す
るＤＡコンバータ１１およびＤＡコンバータ１２とを備
え、さらに、本発明の特徴とする手段として、シフトレ
ジスタ６のパラレル出力の値に応じかつ上記第一クロッ
クに同期して状態が変わる２個のＤフリップフロップ１
５および１６を有する順序回路１０と、コサインＲＯＭ
？およびサインＲＯＭ８とＤＡコンバータ１１およびＤ
Ａコンバータ１２との間の経路に挿入され、Ｄフリップ
フロップ１５および１６の状態に応じてコサインＲＯＭ
７およびサインＲＯＭ８の出力コードの極性反転および
交換を行う論理回路９とを備える。
第１図に示すように本発明は、到来するディジタルデー
タを一定周期の第一クロックに同期して取り込みかつシ
フトするシフトレジスタ６と、上記第一クロックのＮ
（Ｎは自然数）倍の周波数を有する第二クロックで駆動
されるＮ進カウンタであるカウンタ５と、このＮ進カウ
ンタ５の各ビット出力およびシフトレジスタ６のパラレ
ル出力をアドレス入力とするコサインＲＯＭ７およびサ
インＲＯＭ８と、このコサインＲＯＭ７およびサインＲ
ＯＭ８にかかわる出力をそれぞれアナログ信号に変換す
るＤＡコンバータ１１およびＤＡコンバータ１２とを備
え、さらに、本発明の特徴とする手段として、シフトレ
ジスタ６のパラレル出力の値に応じかつ上記第一クロッ
クに同期して状態が変わる２個のＤフリップフロップ１
５および１６を有する順序回路１０と、コサインＲＯＭ
？およびサインＲＯＭ８とＤＡコンバータ１１およびＤ
Ａコンバータ１２との間の経路に挿入され、Ｄフリップ
フロップ１５および１６の状態に応じてコサインＲＯＭ
７およびサインＲＯＭ８の出力コードの極性反転および
交換を行う論理回路９とを備える。
ここで、上位ビットおよび下位ビットが上記第一ＲＯＭ
および第二ＲＯＭの出力コードとして使用される単一の
ＲＯＭを備えても良い。
および第二ＲＯＭの出力コードとして使用される単一の
ＲＯＭを備えても良い。
また、順序回路１０は、２つの２ビット状態変数の一方
の変数の一方の論理値をコサインＲＯＭ７の出力コード
の極性反転する手段である反転回路１７に与え、一方の
変数の他方の論理値と他方の変数の他方の論理値との排
他的論理和をサインＲＯＭ８の出力コードの極性反転す
る手段である反転回路１８に与え、他方の変数の一方の
論理値をコサインＲＯＭ７およびサインＲＯＭｇの出力
コードを交換する手段であるデータセレクタ１９および
２０に与える構成である。
の変数の一方の論理値をコサインＲＯＭ７の出力コード
の極性反転する手段である反転回路１７に与え、一方の
変数の他方の論理値と他方の変数の他方の論理値との排
他的論理和をサインＲＯＭ８の出力コードの極性反転す
る手段である反転回路１８に与え、他方の変数の一方の
論理値をコサインＲＯＭ７およびサインＲＯＭｇの出力
コードを交換する手段であるデータセレクタ１９および
２０に与える構成である。
次に、この実施例の動作を説明する。上述したように、
コサインＲＯＭ７にｃｏｓＬ （ｔｔ ）を、サインＲ
ＯＭ８に５ｉｎＬ （ｔｔ ）を記憶している。論理回
路９はαω式をもとにして順序回路１０内のＤフリップ
フロップ１５および１６に保持されたｐ。
コサインＲＯＭ７にｃｏｓＬ （ｔｔ ）を、サインＲ
ＯＭ８に５ｉｎＬ （ｔｔ ）を記憶している。論理回
路９はαω式をもとにして順序回路１０内のＤフリップ
フロップ１５および１６に保持されたｐ。
およびｑ、の値に応じて内部の反転回路１７および１８
とデータセレクタ１９および２０を動作させ、その出力
をＤＡコンバータ１１および１２に供給する。反転回路
１７はｐｋ＋ｑｋが「１」のときにコサインＲＯＭ７の
出力の極性を反転する。反転回路１８はｐｋが「０」の
ときにサインＲＯＭ８の出力の極性を反転する。また、
データセレクタ１９および２゜はｑｋが「０」のときに
上側の入力、「１」のとき下側の入力が選択され、それ
ぞれＤＡコンバータ１１および１２に出力される。以上
の動作はαω式を完全に実現するものである。
とデータセレクタ１９および２０を動作させ、その出力
をＤＡコンバータ１１および１２に供給する。反転回路
１７はｐｋ＋ｑｋが「１」のときにコサインＲＯＭ７の
出力の極性を反転する。反転回路１８はｐｋが「０」の
ときにサインＲＯＭ８の出力の極性を反転する。また、
データセレクタ１９および２゜はｑｋが「０」のときに
上側の入力、「１」のとき下側の入力が選択され、それ
ぞれＤＡコンバータ１１および１２に出力される。以上
の動作はαω式を完全に実現するものである。
一方、従来回路と異なり、コサインＲＯＭ７およびサイ
ンＲＯＭ８のアドレスはｐｋおよびｑｈからのアドレス
が不要であるために２ビット少なくなる。したがって、
シフトレジスタ６のパラレル出力２２はアドレスＡ３
、Ａ４ 、Ａｓ 、ＡｓおよびＡ７に供給される。以上
の回路によって、本発明は従来回路と完全に同等の動作
を行うことができる。第３図にこの実施例のタイムチャ
ートを示す。
ンＲＯＭ８のアドレスはｐｋおよびｑｈからのアドレス
が不要であるために２ビット少なくなる。したがって、
シフトレジスタ６のパラレル出力２２はアドレスＡ３
、Ａ４ 、Ａｓ 、ＡｓおよびＡ７に供給される。以上
の回路によって、本発明は従来回路と完全に同等の動作
を行うことができる。第３図にこの実施例のタイムチャ
ートを示す。
ここで、本発明に必要なＲＯＭの容量を従来回路である
第２図と同じ条件で算出する。（すなわち、Ｍ＝２、Ｎ
＝８、ワード長＝８）アドレス入力は８本であるからワ
ード数は２５６Ｗとなる。したがって必要なビット数は
、 ２５６Ｗ Ｘ ８ ｂｉｔ／Ｗ ｘ ２ ＝ ４ Ｋｂ
ｉｔになる。これは従来回路の場合と比較すると２の容
量である。以上の例に限らず一般的に本発明を使用すれ
ば、必要なＲＯＭの容量を従来回路のχに低減すること
ができる。
第２図と同じ条件で算出する。（すなわち、Ｍ＝２、Ｎ
＝８、ワード長＝８）アドレス入力は８本であるからワ
ード数は２５６Ｗとなる。したがって必要なビット数は
、 ２５６Ｗ Ｘ ８ ｂｉｔ／Ｗ ｘ ２ ＝ ４ Ｋｂ
ｉｔになる。これは従来回路の場合と比較すると２の容
量である。以上の例に限らず一般的に本発明を使用すれ
ば、必要なＲＯＭの容量を従来回路のχに低減すること
ができる。
本発明は以上説明したように、必要なＲＯＭの容量が従
来回路のＡで済むので、ＬＳＩ化を行う場合にチップサ
イズを大幅に低減することが可能であり、ウェハ当りの
歩留り向上ひいてはチップコストの大幅な低減が期待で
きる効果がある。
来回路のＡで済むので、ＬＳＩ化を行う場合にチップサ
イズを大幅に低減することが可能であり、ウェハ当りの
歩留り向上ひいてはチップコストの大幅な低減が期待で
きる効果がある。
第１図は本発明実施例の構成を示すブロック構成図。
第２図は従来例の構成を示すブロック構成図。
第３図は本発明実施例の動作を示すタイムチャート。
第４図は従来例の動作を示すタイムチャート。
第５図は従来例にかかわる状態遷移図。
１・・・データ入力端子、２・・・クロック、３・・弓
信号出力端子、４・・・Ｑ信号出力端子、５・・・カウ
ンタ、６・・・シフトレジスタ、７・・・コサインＲＯ
Ｍ、８・・・サインＲＯＭ、９・・・論理回路、１０・
・・順序回路、１１．１２・・・ＤＡコンバータ、１３
．１４・・・エクスクル−シブオアゲート、１５．１６
・・・Ｄフリップフロップ、１７．１８・・・反転回路
、Ｉ９．２０・・・データセレクタ、２１・・・シフト
クロツタ、２２・・・パラレル出力、２３・・・カウン
タ出力、２４・・・ＲＯＭアドレス入力、２５・・・イ
ンバータ。
信号出力端子、４・・・Ｑ信号出力端子、５・・・カウ
ンタ、６・・・シフトレジスタ、７・・・コサインＲＯ
Ｍ、８・・・サインＲＯＭ、９・・・論理回路、１０・
・・順序回路、１１．１２・・・ＤＡコンバータ、１３
．１４・・・エクスクル−シブオアゲート、１５．１６
・・・Ｄフリップフロップ、１７．１８・・・反転回路
、Ｉ９．２０・・・データセレクタ、２１・・・シフト
クロツタ、２２・・・パラレル出力、２３・・・カウン
タ出力、２４・・・ＲＯＭアドレス入力、２５・・・イ
ンバータ。
Claims (1)
- 【特許請求の範囲】 １、到来するディジタルデータを一定周期の第一クロッ
クに同期して取り込みかつシフトするシフトレジスタと
、 上記第一クロックのＮ（Ｎは自然数）倍の周波数を有す
る第二クロックで駆動されるＮ進カウンタと、 このＮ進カウンタの各ビット出力および上記シフトレジ
スタのパラレル出力をアドレス入力とする第一ＲＯＭお
よび第二ＲＯＭと、 この第一ＲＯＭおよび第二ＲＯＭにかかわる出力をそれ
ぞれアナログ信号に変換する第一コンバータおよび第二
コンバータと を備えたディジタルフィルタ装置において、上記シフト
レジスタのパラレル出力の値に応じかつ上記第一クロッ
クに同期して状態が変わる２個のフリップフロップを有
する順序回路と、上記第一ＲＯＭおよび第二ＲＯＭと上
記第一コンバータおよび第二コンバータとの間の経路に
挿入され、上記２個のフリップフロップの状態に応じて
上記第一ＲＯＭおよび第二ＲＯＭの出力コードの極性反
転および交換を行う論理回路と を備えたことを特徴とするディジタルフィルタ装置。 ２、上位ビットおよび回線ビットが上記第一ＲＯＭおよ
び第二ＲＯＭの出力コードとして使用される単一のＲＯ
Ｍを備えた請求項１記載のディジタルフィルタ装置。 ３、上記順序回路は、２つの２ビット状態変数の一方の
変数の一方の論理値を上記第一ＲＯＭの出力コードの極
性反転する手段に与え、一方の変数の他方の論理値と他
方の変数の他方の論理値との排他的論理和を上記第二Ｒ
ＯＭの出力コードの極性判定する手段に与え、他方の変
数の一方の論理値を上記第一ＲＯＭおよび第二ＲＯＭの
出力コードを交換する手段に与える構成である請求項１
記載のディジタルフィルタ装置。
Priority Applications (6)
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|---|---|---|---|
| JP2020659A JP2853230B2 (ja) | 1990-01-31 | 1990-01-31 | ディジタルフィルタ装置 |
| DE69125409T DE69125409T2 (de) | 1990-01-31 | 1991-01-30 | Einrichtung zur Umwandlung eines binären Eingangssignals in entsprechende Quadratursignale |
| EP91101199A EP0440187B1 (en) | 1990-01-31 | 1991-01-30 | Arrangement for converting binary input signal into corresponding in-phase and quadrature phase signals |
| CA002035293A CA2035293C (en) | 1990-01-31 | 1991-01-30 | Arrangement for converting binary input signal into corresponding in-phase and quadrature phase signals |
| AU70155/91A AU642957B2 (en) | 1990-01-31 | 1991-01-31 | Arrangement for converting binary input signal into corresponding in-phase and quadrature phase signals |
| US07/648,758 US5255288A (en) | 1990-01-31 | 1991-01-31 | Arrangement for converting binary input signal into corresponding in-phase and quadrature phase signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020659A JP2853230B2 (ja) | 1990-01-31 | 1990-01-31 | ディジタルフィルタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03226108A true JPH03226108A (ja) | 1991-10-07 |
| JP2853230B2 JP2853230B2 (ja) | 1999-02-03 |
Family
ID=12033342
Family Applications (1)
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|---|---|---|---|
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|---|---|
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| EP (1) | EP0440187B1 (ja) |
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| DE (1) | DE69125409T2 (ja) |
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|---|---|---|---|---|
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| US5767750A (en) * | 1992-03-30 | 1998-06-16 | Kabushiki Kaisha Toshiba | Modulator |
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| US5757847A (en) | 1994-09-09 | 1998-05-26 | Omnipoint Corporation | Method and apparatus for decoding a phase encoded signal |
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| US5629956A (en) | 1994-09-09 | 1997-05-13 | Omnipoint Corporation | Method and apparatus for reception and noncoherent serial correlation of a continuous phase modulated signal |
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| US5648982A (en) | 1994-09-09 | 1997-07-15 | Omnipoint Corporation | Spread spectrum transmitter |
| EP1333606A3 (en) * | 1994-09-09 | 2004-05-19 | XIRCOM Wireless, Inc. | Transmission of CPM spread spectrum communications |
| US5881100A (en) | 1994-09-09 | 1999-03-09 | Omnipoint Corporation | Method and apparatus for coherent correlation of a spread spectrum signal |
| US5610940A (en) | 1994-09-09 | 1997-03-11 | Omnipoint Corporation | Method and apparatus for noncoherent reception and correlation of a continous phase modulated signal |
| US5856998A (en) | 1994-09-09 | 1999-01-05 | Omnipoint Corporation | Method and apparatus for correlating a continuous phase modulated spread spectrum signal |
| US5754585A (en) | 1994-09-09 | 1998-05-19 | Omnipoint Corporation | Method and apparatus for serial noncoherent correlation of a spread spectrum signal |
| US5832028A (en) | 1994-09-09 | 1998-11-03 | Omnipoint Corporation | Method and apparatus for coherent serial correlation of a spread spectrum signal |
| US5754584A (en) | 1994-09-09 | 1998-05-19 | Omnipoint Corporation | Non-coherent spread-spectrum continuous-phase modulation communication system |
| US5953370A (en) | 1994-09-09 | 1999-09-14 | Omnipoint Corporation | Apparatus for receiving and correlating a spread spectrum signal |
| US5659574A (en) | 1994-09-09 | 1997-08-19 | Omnipoint Corporation | Multi-bit correlation of continuous phase modulated signals |
| US5627856A (en) | 1994-09-09 | 1997-05-06 | Omnipoint Corporation | Method and apparatus for receiving and despreading a continuous phase-modulated spread spectrum signal using self-synchronizing correlators |
| US5692007A (en) | 1994-09-09 | 1997-11-25 | Omnipoint Corporation | Method and apparatus for differential phase encoding and decoding in spread-spectrum communication systems with continuous-phase modulation |
| JP2907045B2 (ja) * | 1995-01-06 | 1999-06-21 | ヤマハ株式会社 | 正弦波発生回路 |
| US5633894A (en) * | 1995-01-26 | 1997-05-27 | The United States Of America As Represented By The Secretary Of The Navy | Circuit for modulating a sinusoidal waveform signal using digital pulse shaping |
| US5832022A (en) * | 1995-06-02 | 1998-11-03 | Omnipoint Corporation | Method and apparatus for controlling the modulation index of continuous phase modulated (CPM) signals |
| US5778027A (en) * | 1995-11-24 | 1998-07-07 | Telefonaktiebolaget Lm Ericsson | Method and apparatus for determining signal components using digital signal processing |
| US6282228B1 (en) * | 1997-03-20 | 2001-08-28 | Xircom, Inc. | Spread spectrum codes for use in communication |
| GB2368244A (en) * | 2000-10-10 | 2002-04-24 | Seiko Epson Corp | Signal processor with look-up table for modulating data |
| US7570705B2 (en) * | 2005-02-16 | 2009-08-04 | Samsung Electronics Co., Ltd. | GMSK modulation using a dual-port memory |
| US11175394B2 (en) | 2019-03-27 | 2021-11-16 | Raytheon Company | Binary to quad phase generator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6139755A (ja) * | 1984-07-23 | 1986-02-25 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 角度変調信号発生回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4748641A (en) * | 1985-07-03 | 1988-05-31 | Cincinnati Electronics Corporation | Suppressed carrier modulation method |
| US4868428A (en) * | 1987-02-20 | 1989-09-19 | Cooper J Carl | Apparatus for shifting the frequency of complex signals |
-
1990
- 1990-01-31 JP JP2020659A patent/JP2853230B2/ja not_active Expired - Lifetime
-
1991
- 1991-01-30 DE DE69125409T patent/DE69125409T2/de not_active Expired - Fee Related
- 1991-01-30 EP EP91101199A patent/EP0440187B1/en not_active Expired - Lifetime
- 1991-01-30 CA CA002035293A patent/CA2035293C/en not_active Expired - Fee Related
- 1991-01-31 US US07/648,758 patent/US5255288A/en not_active Expired - Fee Related
- 1991-01-31 AU AU70155/91A patent/AU642957B2/en not_active Ceased
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6139755A (ja) * | 1984-07-23 | 1986-02-25 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 角度変調信号発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| AU642957B2 (en) | 1993-11-04 |
| EP0440187A2 (en) | 1991-08-07 |
| AU7015591A (en) | 1991-08-01 |
| US5255288A (en) | 1993-10-19 |
| JP2853230B2 (ja) | 1999-02-03 |
| CA2035293C (en) | 1996-07-16 |
| EP0440187B1 (en) | 1997-04-02 |
| DE69125409D1 (de) | 1997-05-07 |
| EP0440187A3 (en) | 1992-04-29 |
| DE69125409T2 (de) | 1997-07-17 |
| CA2035293A1 (en) | 1991-08-01 |
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