JPH03227055A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03227055A JPH03227055A JP2023182A JP2318290A JPH03227055A JP H03227055 A JPH03227055 A JP H03227055A JP 2023182 A JP2023182 A JP 2023182A JP 2318290 A JP2318290 A JP 2318290A JP H03227055 A JPH03227055 A JP H03227055A
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- Japan
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- oxide film
- implanted
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- film
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＯＳ （金属−酸化膜−シリコン）半導体装
置の製造方法、特に微細な素子寸法を有する高集積回路
素子の製造方法に関するものである。
置の製造方法、特に微細な素子寸法を有する高集積回路
素子の製造方法に関するものである。
従来の技術
ＭＯ８半導体装置の製造方法は、Ｎチャネルトランジス
タのみを用いて製造方法を簡略にするＮチャネル方式か
、またはＣＭＯ８（相補型ＭＯ８）トランジスタを用い
るＣＭＯ３方式（ＰチャネルとＮチャネルを組み合わす
）とが−船釣である。
タのみを用いて製造方法を簡略にするＮチャネル方式か
、またはＣＭＯ８（相補型ＭＯ８）トランジスタを用い
るＣＭＯ３方式（ＰチャネルとＮチャネルを組み合わす
）とが−船釣である。
Ｎチャネル方式ではＰ型基板をそのまま用いてＮチャネ
ルトランジスタを形成するのに対し、ＣＭＯ３方式では （１）Ｐ型基板にＮチャネルトランジスタを、Ｐ型基板
にもうけたＮウェル内にＰチャネルトランジスタを形成
する（以下Ｎウェル方式と呼ぶ）。
ルトランジスタを形成するのに対し、ＣＭＯ３方式では （１）Ｐ型基板にＮチャネルトランジスタを、Ｐ型基板
にもうけたＮウェル内にＰチャネルトランジスタを形成
する（以下Ｎウェル方式と呼ぶ）。
（２）Ｐ型基板あるいはＮ型基板にＰウェルとＮウェル
を共に形成しそれぞれにＮチャネルトランジスタとＰチ
ャネルトランジスタとを形成する（以下向ウェル方式と
呼ぶ）方法 とがある。
を共に形成しそれぞれにＮチャネルトランジスタとＰチ
ャネルトランジスタとを形成する（以下向ウェル方式と
呼ぶ）方法 とがある。
ＣＭＯ８形成の上記Ｎウェル方式はＮウェルのみを形成
するので工程が少なくてすむという利点があり、一方、
上記両ウェル方式ではそれぞれのウェルの濃度を、トラ
ンジスタ特性を最適化するように決定できるので自由度
が大きい。
するので工程が少なくてすむという利点があり、一方、
上記両ウェル方式ではそれぞれのウェルの濃度を、トラ
ンジスタ特性を最適化するように決定できるので自由度
が大きい。
本発明はこうしたＮウェルあるいはＰウェルまたは、両
ウェル方式を形成するＣＭＯ３方式に関するものである
。ウェルを形成するためにはＰチャネルトランジスタと
Ｎチャネルトランジスタのｖｔ（しきい値電圧）を決め
るチャンネル領域と各トランジスタ間の素子分離をする
チャネルストッパ領域をウェル内に形成する必要がある
。
ウェル方式を形成するＣＭＯ３方式に関するものである
。ウェルを形成するためにはＰチャネルトランジスタと
Ｎチャネルトランジスタのｖｔ（しきい値電圧）を決め
るチャンネル領域と各トランジスタ間の素子分離をする
チャネルストッパ領域をウェル内に形成する必要がある
。
ウェルの深さは通常３〜４μｍ以上であり、チャネル領
域やチャネルストッパ領域は０．２〜０．５μｍである
ため最初にウェルを形成した後、素早形成領域以外にフ
ィールド酸化膜（素子分離酸化膜）、チャネルストッパ
領域、チャネル領域を形成する。
域やチャネルストッパ領域は０．２〜０．５μｍである
ため最初にウェルを形成した後、素早形成領域以外にフ
ィールド酸化膜（素子分離酸化膜）、チャネルストッパ
領域、チャネル領域を形成する。
以下、この様子を図を用いて説明する。
第２図（ａ）〜Ｕ）は従来の両ウェル方式の製造方法を
説明するための工程順断面図を示したものである。第２
図（ａ）では基板１上に、第１の熱酸化膜２を形成し、
第１の窒化膜（シリコン窒化膜、減圧ＣＶＤ法で形成す
るのが一般的）を堆積し、所定のＮウェルマスク４のパ
ターンを形成した後、窒化膜３をエツチングし、りん（
Ｐ＋）をイオン注入した状態を示している。注入された
部分には、Ｎウェル注入層５が形成されている。第２図
（ｂ）ではさきにパターンを形成した第１の窒化膜３を
マスクとして、選択酸化し、第１の窒化膜３を除去し、
選択酸化膜６をマスクとして、はう素（Ｂ＋）をイオン
注入した状態を示している。注入された部分には、Ｐウ
ェル注入層７が形成されている。第２図（Ｃ）では熱処
理（ドライブイン）によりＮウェル８とＰウェル９が形
成された状態が示されている。第２図（ｄ）では、選択
酸化法で分離酸化膜（フィールド酸化膜）を形成するた
めに、第２の熱酸化膜１０と第２の窒化膜１１を堆積し
た状態が示されている。第２図（ｅ）では、トランジス
タ領域を形成する、活性領域のマスク１２のパターンを
形成し、Ｎチャネルストッパ層を形成するためのりんを
注入した状態が示されている。りん注入層１３が、第２
の熱酸化膜１０下に形成されている。
説明するための工程順断面図を示したものである。第２
図（ａ）では基板１上に、第１の熱酸化膜２を形成し、
第１の窒化膜（シリコン窒化膜、減圧ＣＶＤ法で形成す
るのが一般的）を堆積し、所定のＮウェルマスク４のパ
ターンを形成した後、窒化膜３をエツチングし、りん（
Ｐ＋）をイオン注入した状態を示している。注入された
部分には、Ｎウェル注入層５が形成されている。第２図
（ｂ）ではさきにパターンを形成した第１の窒化膜３を
マスクとして、選択酸化し、第１の窒化膜３を除去し、
選択酸化膜６をマスクとして、はう素（Ｂ＋）をイオン
注入した状態を示している。注入された部分には、Ｐウ
ェル注入層７が形成されている。第２図（Ｃ）では熱処
理（ドライブイン）によりＮウェル８とＰウェル９が形
成された状態が示されている。第２図（ｄ）では、選択
酸化法で分離酸化膜（フィールド酸化膜）を形成するた
めに、第２の熱酸化膜１０と第２の窒化膜１１を堆積し
た状態が示されている。第２図（ｅ）では、トランジス
タ領域を形成する、活性領域のマスク１２のパターンを
形成し、Ｎチャネルストッパ層を形成するためのりんを
注入した状態が示されている。りん注入層１３が、第２
の熱酸化膜１０下に形成されている。
第２図げ）では、Ｐチャネルストッパ層を形成するため
に、前記活性領域のマスク１２に重ねて、Ｐウェルマス
ク１４を形成し、はう素を注入した状態が示されている
（はう素の注入量はりんの１０倍程度であるため、全面
にりん注入しても打ち消されている）。はう素の注入層
１５が、第２の酸化膜下に形成されている。このとと、
Ｐウェルのマスクと活性領域のマスク１２を重ねずに、
第２の窒化膜１１をマスクにほう素を注入する方法も可
能である。第２図（ｇ）では、選択酸化により分離酸化
膜１６を形成した状態が示されている。第２図（〜では
、いったん表面に保護酸化膜１７を形成したのち、トラ
ンジスタのしきい値を制御するための、はう未注入を行
い、保護酸化膜下にしきい値制御注入層１８が形成され
ている。第２図（ｉ）では、ゲート酸化膜上にゲート電
極１９が形成された状態が示されている。以下第２図（
Ｄに図示されるように、ソース・ドレイン領域２０を形
成するとトランジスタが形成できる。
に、前記活性領域のマスク１２に重ねて、Ｐウェルマス
ク１４を形成し、はう素を注入した状態が示されている
（はう素の注入量はりんの１０倍程度であるため、全面
にりん注入しても打ち消されている）。はう素の注入層
１５が、第２の酸化膜下に形成されている。このとと、
Ｐウェルのマスクと活性領域のマスク１２を重ねずに、
第２の窒化膜１１をマスクにほう素を注入する方法も可
能である。第２図（ｇ）では、選択酸化により分離酸化
膜１６を形成した状態が示されている。第２図（〜では
、いったん表面に保護酸化膜１７を形成したのち、トラ
ンジスタのしきい値を制御するための、はう未注入を行
い、保護酸化膜下にしきい値制御注入層１８が形成され
ている。第２図（ｉ）では、ゲート酸化膜上にゲート電
極１９が形成された状態が示されている。以下第２図（
Ｄに図示されるように、ソース・ドレイン領域２０を形
成するとトランジスタが形成できる。
発明が解決しようとする課題
微細なＣＭＯ８）ランジスタを形成しようとすれば、そ
れぞれのトランジスタを分離する領域も微細化する必要
がある。従来例の第２図（ｇ）で説明した、分離酸化膜
と、その下に形成されたチャネルストッパ層（りん注入
層１３（第２図（ｅ））、はう未注入層１５（第２図げ
）））がそれに相当する。りん、砒素などのＮ型の不純
物は、酸化膜とシリコンの界面で、シリコン側により多
（の不純物が集まり易い性質（偏析）を持つが、はう素
では、逆に酸化膜側に多（の不純物が集まり易い。
れぞれのトランジスタを分離する領域も微細化する必要
がある。従来例の第２図（ｇ）で説明した、分離酸化膜
と、その下に形成されたチャネルストッパ層（りん注入
層１３（第２図（ｅ））、はう未注入層１５（第２図げ
）））がそれに相当する。りん、砒素などのＮ型の不純
物は、酸化膜とシリコンの界面で、シリコン側により多
（の不純物が集まり易い性質（偏析）を持つが、はう素
では、逆に酸化膜側に多（の不純物が集まり易い。
従ってチャネルストッパとしてのほう素を注入したのち
、熱酸化膜を形成したり、熱処理を行なうと、せっかく
打ち込んだほう素が酸化膜に取り込まれ、シリコン側の
不純物濃度が低下して十分に分離ができない七いう状況
が発生する。例えば、分離幅（分離酸化膜幅）が、１．
０μｍ程度になると、チャネルストッパとして５Ｘ１０
１３からｌＸ１０”ｃｍ−２程度のほう素の注入が必要
になる。多量の注入を行なうと、（１）拡散層が広がり
トランジスタのチャネル幅が減少することにより、トラ
ンジスタの性能が低下する。（，２）拡散層の広がりに
より接合容量が増加し、動作周波数が低下する。（３）
接合の耐圧が低下する。（４）イオン注入にともなう結
晶欠陥が発生し、リーク電流が増大する。といった問題
が発生する。
、熱酸化膜を形成したり、熱処理を行なうと、せっかく
打ち込んだほう素が酸化膜に取り込まれ、シリコン側の
不純物濃度が低下して十分に分離ができない七いう状況
が発生する。例えば、分離幅（分離酸化膜幅）が、１．
０μｍ程度になると、チャネルストッパとして５Ｘ１０
１３からｌＸ１０”ｃｍ−２程度のほう素の注入が必要
になる。多量の注入を行なうと、（１）拡散層が広がり
トランジスタのチャネル幅が減少することにより、トラ
ンジスタの性能が低下する。（，２）拡散層の広がりに
より接合容量が増加し、動作周波数が低下する。（３）
接合の耐圧が低下する。（４）イオン注入にともなう結
晶欠陥が発生し、リーク電流が増大する。といった問題
が発生する。
熱処理を減らすことも解決方法の−っであるが、打ち込
んだ不純物の活性化、各種酸化膜の形成などに熱処理は
不可欠である。
んだ不純物の活性化、各種酸化膜の形成などに熱処理は
不可欠である。
以上に述べたように、素子（トランジスタ）を微細寸法
て゛分離しようとすれば、比較的濃度の高い不純物を注
入しても、偏析によって、シリコン表面に留まる不純物
量が低下し、実効的な素子分離ができないという問題が
ある。
て゛分離しようとすれば、比較的濃度の高い不純物を注
入しても、偏析によって、シリコン表面に留まる不純物
量が低下し、実効的な素子分離ができないという問題が
ある。
課題を解決するための手段
本発明の半導体装置の製造方法は、半導体基板上の所定
領域に第１の絶縁膜を形成する工程と、前記第１の絶縁
膜をマスクにイオンを注入する第１のイオン注入工程と
、前記半導体基板を熱処理する工程と、前記第１の絶縁
膜をマスクにイオンを注入する第２のイオン注入工程と
、前記第１の絶縁膜を除去する工程と、前記半導体基板
上にイオンを注入する第３のイオン注入工程と、前記半
導体上に第２の絶縁膜を形成する工程と、前記第２の絶
縁膜の所定領域をエツチング除去する工程とを有してい
る。
領域に第１の絶縁膜を形成する工程と、前記第１の絶縁
膜をマスクにイオンを注入する第１のイオン注入工程と
、前記半導体基板を熱処理する工程と、前記第１の絶縁
膜をマスクにイオンを注入する第２のイオン注入工程と
、前記第１の絶縁膜を除去する工程と、前記半導体基板
上にイオンを注入する第３のイオン注入工程と、前記半
導体上に第２の絶縁膜を形成する工程と、前記第２の絶
縁膜の所定領域をエツチング除去する工程とを有してい
る。
作用
本発明によると、チャネルストッパの注入の後、熱酸化
により分離酸化膜を形成する工程が低温化できれば、は
う素の拡散や偏析が少なくなり、少ない注入量で、有効
な素子分離ができる。
により分離酸化膜を形成する工程が低温化できれば、は
う素の拡散や偏析が少なくなり、少ない注入量で、有効
な素子分離ができる。
選択酸化法は、自己整合的にチャネルストッパを注入で
きるのでそれに伴う利点が多いため、本発明でも自己整
合的にチャネルストッパを形成するためにウェルマスク
を有効に用いる工夫が必要である。すなわち、Ｐウェル
注入に用いたマスクを利用して、Ｎチャネルストッパを
注入し、ＣＶＤ（科学的気相成長法）により、分離酸化
膜を形成すれば、熱酸化膜を形成するような熱処理を回
避することができる。
きるのでそれに伴う利点が多いため、本発明でも自己整
合的にチャネルストッパを形成するためにウェルマスク
を有効に用いる工夫が必要である。すなわち、Ｐウェル
注入に用いたマスクを利用して、Ｎチャネルストッパを
注入し、ＣＶＤ（科学的気相成長法）により、分離酸化
膜を形成すれば、熱酸化膜を形成するような熱処理を回
避することができる。
実施例
以下、本発明を図面を用いて説明する。
第１図（ａ）〜（ｊ）は本発明の両ウェル方式の製造方
法を説明するための工程順断面図を示したものである。
法を説明するための工程順断面図を示したものである。
Ｎウェル、あるいはＰウェルプロセスにおいても、片側
のウェルを形成しないで用いることで実現される。第１
図（ａ）から第１図（Ｃ）までは、従来例に示した第２
図（ａ）から第２図（Ｃ）と同様であり、特に変わった
工程ではない。すなわち、第１図（ａ）では基板１上に
、第１の熱酸化膜２膜厚４０ｎｍを形成し、第１の窒化
膜（シリコン窒化膜、減圧ＣＶＤ法で形成する、膜厚１
５０ｎｍ）を堆積し、所定のＮウェルマスク４のパター
ンを形成した後、窒化膜３をエツチングし、りん（Ｐ＋
〉をイオン注入（２Ｅ１３ｃｍ−２，１００ＫｅＶ）し
た状態を示している。注入された部分には、Ｎウェル注
入層５が形成されている。第１の熱酸化膜の膜厚は、１
５ｎｍから５０ｎｍ、第１の窒化膜膜厚は８０から２０
０ｎｍ、りん注入量は、ｌＸ１０＋３から６ Ｘ １０
１３ｃｍ−２までが適当である。
のウェルを形成しないで用いることで実現される。第１
図（ａ）から第１図（Ｃ）までは、従来例に示した第２
図（ａ）から第２図（Ｃ）と同様であり、特に変わった
工程ではない。すなわち、第１図（ａ）では基板１上に
、第１の熱酸化膜２膜厚４０ｎｍを形成し、第１の窒化
膜（シリコン窒化膜、減圧ＣＶＤ法で形成する、膜厚１
５０ｎｍ）を堆積し、所定のＮウェルマスク４のパター
ンを形成した後、窒化膜３をエツチングし、りん（Ｐ＋
〉をイオン注入（２Ｅ１３ｃｍ−２，１００ＫｅＶ）し
た状態を示している。注入された部分には、Ｎウェル注
入層５が形成されている。第１の熱酸化膜の膜厚は、１
５ｎｍから５０ｎｍ、第１の窒化膜膜厚は８０から２０
０ｎｍ、りん注入量は、ｌＸ１０＋３から６ Ｘ １０
１３ｃｍ−２までが適当である。
第１図（ｂ）ではさきにパターンを形成した第１の窒化
膜３をマスクとして、選択酸化（膜厚５００ｎｍ）Ｌ、
、第１の窒化膜３を除去し、選択酸化膜６をマスクにし
て、はう素（Ｂ十）をイオン注入（３Ｘ１０”ｃｍ−２
，５０ＫｅＶ）Ｌ／た状態を示している。注入された部
分には、Ｐウェル注入層７が形成されている。選択酸化
膜厚は２００から８００ｎｍが適当であり、はう未注入
量はＩ Ｘ １０１３から８ Ｘ １０”ｃ＋ｏ ”が
適当である。
膜３をマスクとして、選択酸化（膜厚５００ｎｍ）Ｌ、
、第１の窒化膜３を除去し、選択酸化膜６をマスクにし
て、はう素（Ｂ十）をイオン注入（３Ｘ１０”ｃｍ−２
，５０ＫｅＶ）Ｌ／た状態を示している。注入された部
分には、Ｐウェル注入層７が形成されている。選択酸化
膜厚は２００から８００ｎｍが適当であり、はう未注入
量はＩ Ｘ １０１３から８ Ｘ １０”ｃ＋ｏ ”が
適当である。
第１図（Ｃ）では熱処理（ドライブイン１２００℃６０
分）によりＮウェル８とＰウェル９が形成された状態で
示されている。ここでドライブインは、１１００℃から
１２００℃の３０分から３００分が適用可能である。こ
の結果ウェルの拡散層深さは３μｍはどになる。
分）によりＮウェル８とＰウェル９が形成された状態で
示されている。ここでドライブインは、１１００℃から
１２００℃の３０分から３００分が適用可能である。こ
の結果ウェルの拡散層深さは３μｍはどになる。
第１図（ｄ）では、さきに形成した選択酸化Ｍ６を再度
マスクにして、Ｎチャネルストッパのほう素（３０Ｋｅ
Ｖ、３Ｅ１３ｃｔａ−２＞を注入した状態が示されてい
る。酸化腰下には、はう未注入層３ｏが形成されている
。ここで注入量としては、Ｉ Ｘ １０１３から６ Ｘ
１０ ”ｃｌｌ−２加速エネルギーは２０ＫｅＶから
５０ＫｅＶが適当である。
マスクにして、Ｎチャネルストッパのほう素（３０Ｋｅ
Ｖ、３Ｅ１３ｃｔａ−２＞を注入した状態が示されてい
る。酸化腰下には、はう未注入層３ｏが形成されている
。ここで注入量としては、Ｉ Ｘ １０１３から６ Ｘ
１０ ”ｃｌｌ−２加速エネルギーは２０ＫｅＶから
５０ＫｅＶが適当である。
第１図（ｅ）では、いったん選択酸化膜６を全面除去し
、再度熱酸化し下敷酸化膜３１（膜厚２０ ｎ ｍ ）
を形成し、Ｐチャネルストッパのりんを全面注入（４Ｅ
１１ｃｍ ’、６０ＫｅＶ） した状態が示されてい
る。下敷酸化膜の膜厚は、１５がら５０ｎｍ、’） ／
ｖ注入１ハ２ Ｘ １０”ｌ）’う６ Ｘ １０”ｃ＋
ａ−２４０から１００ＫｅＶが適当である。Ｐウェルで
は、さきに注入したほう素の注入層３ｏとここで注入し
たりんの注入層３２がともに形成されるが、注入量はほ
う素が１桁多く、Ｐ型の不純物層を形成する。りんの注
入量は少な（、場合によっては注入しなくてよい。
、再度熱酸化し下敷酸化膜３１（膜厚２０ ｎ ｍ ）
を形成し、Ｐチャネルストッパのりんを全面注入（４Ｅ
１１ｃｍ ’、６０ＫｅＶ） した状態が示されてい
る。下敷酸化膜の膜厚は、１５がら５０ｎｍ、’） ／
ｖ注入１ハ２ Ｘ １０”ｌ）’う６ Ｘ １０”ｃ＋
ａ−２４０から１００ＫｅＶが適当である。Ｐウェルで
は、さきに注入したほう素の注入層３ｏとここで注入し
たりんの注入層３２がともに形成されるが、注入量はほ
う素が１桁多く、Ｐ型の不純物層を形成する。りんの注
入量は少な（、場合によっては注入しなくてよい。
第１図（ｆ）では、分離酸化膜として用いるため、減圧
ＣＶＤ酸化膜３３ （ＨＴＯ（高温酸化膜））あるいは
、ＴＥ０１ （４−エトキシシラン）酸化膜）を５００
ｎｍ堆積した状態が示されている。ここで、減圧ＣＶＤ
酸化膜の膜厚は、２００から７００ｎｍが適当であり、
膜質が安定していれば、常圧ＣＶＤ酸化膜、プラズマ酸
化膜も用いることができる。
ＣＶＤ酸化膜３３ （ＨＴＯ（高温酸化膜））あるいは
、ＴＥ０１ （４−エトキシシラン）酸化膜）を５００
ｎｍ堆積した状態が示されている。ここで、減圧ＣＶＤ
酸化膜の膜厚は、２００から７００ｎｍが適当であり、
膜質が安定していれば、常圧ＣＶＤ酸化膜、プラズマ酸
化膜も用いることができる。
第１図（ｇ）では、トランジスタ領域を形成する、活性
領域のマスクを用いて、減圧ＣＶＤ酸化膜をエツチング
し、分離酸化膜１６を形成した状態が示されている。こ
こでエツチングは、湿式と乾式の組合わせや、乾式のみ
でもよく、自由度が大きい。第１図（ｇ）では、乾式の
エツチングを用いて、垂直な断面形状で形成している。
領域のマスクを用いて、減圧ＣＶＤ酸化膜をエツチング
し、分離酸化膜１６を形成した状態が示されている。こ
こでエツチングは、湿式と乾式の組合わせや、乾式のみ
でもよく、自由度が大きい。第１図（ｇ）では、乾式の
エツチングを用いて、垂直な断面形状で形成している。
段差が厳しくなる場合は、湿式と乾式の組合わせで、適
度なスロープ、段差を形成してもよい。
度なスロープ、段差を形成してもよい。
第１図（粕では、活性領域のほう未注入層３０とりん注
入層３２を除去するため、２０ｎｍはど基板１をエツチ
ングしたのち、保護酸化膜１７を形成し、しきい値制御
をして、しきい値制御注入層１８（はう素３Ｘ１０１２
ａｍ−２，２０ＫｅＶ）を形成した状態が示されている
。ここで基板のエツチング量は、チャネルストッパ領域
と活性領域の濃度差がない場合には不要であるし、最大
でもほう未注入層３０とりん注入層３２のイオン到達深
さ程度である。トランジスタのバンチスルーを防止する
ために、チャネルストッパの注入層を残しておいた方が
よい場合もあるので、通常１０から５０ｎｍ程度となる
。しきい値制御注入については、ゲート電極の材質によ
ってさまざまになるので、ここにあげたのは１例にすぎ
ない。
入層３２を除去するため、２０ｎｍはど基板１をエツチ
ングしたのち、保護酸化膜１７を形成し、しきい値制御
をして、しきい値制御注入層１８（はう素３Ｘ１０１２
ａｍ−２，２０ＫｅＶ）を形成した状態が示されている
。ここで基板のエツチング量は、チャネルストッパ領域
と活性領域の濃度差がない場合には不要であるし、最大
でもほう未注入層３０とりん注入層３２のイオン到達深
さ程度である。トランジスタのバンチスルーを防止する
ために、チャネルストッパの注入層を残しておいた方が
よい場合もあるので、通常１０から５０ｎｍ程度となる
。しきい値制御注入については、ゲート電極の材質によ
ってさまざまになるので、ここにあげたのは１例にすぎ
ない。
第１図（ｉ）では、ゲート酸化膜上に、ゲート電極１９
が形成された状態が示されている。そして、最終的には
、第２図（ｊ）に図示されるように、ソース・ドレイン
領域２０を形成するトランジスタが形成できる。
が形成された状態が示されている。そして、最終的には
、第２図（ｊ）に図示されるように、ソース・ドレイン
領域２０を形成するトランジスタが形成できる。
以上、本発明の製造方法を両ウェルを形成する方法につ
いて説明したが、この製造方法は、ＮウェルあるいはＰ
ウェルを形成する方法においても、該当しないウェルの
不純物をイオン注入しないことで、問題なく用いること
ができる。
いて説明したが、この製造方法は、ＮウェルあるいはＰ
ウェルを形成する方法においても、該当しないウェルの
不純物をイオン注入しないことで、問題なく用いること
ができる。
発明の詳細
な説明したように、本発明によれば、ＰチャネルとＮチ
ャネルトランジスタを同時に形成するＣＭＯＳプロセス
で、分離領域、分離酸化膜下の不純物の偏析、熱拡散に
よる濃度の低下（特にＰウェル領域のＮチャネルストッ
パ層）を防止できるので、微細な寸法での素子分離が可
能である。
ャネルトランジスタを同時に形成するＣＭＯＳプロセス
で、分離領域、分離酸化膜下の不純物の偏析、熱拡散に
よる濃度の低下（特にＰウェル領域のＮチャネルストッ
パ層）を防止できるので、微細な寸法での素子分離が可
能である。
また、自己整合的にチャネルストッパ層を形成するので
、従来の選択酸化法と同等でマスク合わせずれが発生し
ない。したがって、微細寸法のトランジスタを製造する
のに適している。
、従来の選択酸化法と同等でマスク合わせずれが発生し
ない。したがって、微細寸法のトランジスタを製造する
のに適している。
第１図（ａ）〜（ｊ）は本発明の一実施例を説明する工
程順断面図、第２’＆”’？’Ａ’米例を説明する工程
順断面図である。 １・・・・・・基板、８・・・・・・Ｎウェル、９・・
・・・・Ｐウェル、１６・・・・・・分離酸化膜、１９
・・・・・・ゲート電極。
程順断面図、第２’＆”’？’Ａ’米例を説明する工程
順断面図である。 １・・・・・・基板、８・・・・・・Ｎウェル、９・・
・・・・Ｐウェル、１６・・・・・・分離酸化膜、１９
・・・・・・ゲート電極。
Claims (2)
- （１）半導体基板上の所定領域に第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜をマスクにイオンを注入す
る第１のイオン注入工程と、前記半導体基板を熱処理す
る工程と、前記第１の絶縁膜をマスクにイオンを注入す
る第２のイオン注入工程と、前記第１の絶縁膜を除去す
る工程と、前記半導体基板上にイオンを注入する第３の
イオン注入工程と、前記半導体基板上に第２の絶縁膜を
形成する工程と、前記第２の絶縁膜の所定領域をエッチ
ング除去する工程とを有することを特徴とする半導体装
置の製造方法。 - （２）第１の絶縁膜を形成する前の半導体基板の所定領
域にイオンを注入する工程を備えたことを特徴とする請
求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023182A JPH03227055A (ja) | 1990-01-31 | 1990-01-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023182A JPH03227055A (ja) | 1990-01-31 | 1990-01-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03227055A true JPH03227055A (ja) | 1991-10-08 |
Family
ID=12103506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023182A Pending JPH03227055A (ja) | 1990-01-31 | 1990-01-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03227055A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5310691A (en) * | 1990-11-06 | 1994-05-10 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device including formation of alignment mark |
| JP2009272527A (ja) * | 2008-05-09 | 2009-11-19 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
-
1990
- 1990-01-31 JP JP2023182A patent/JPH03227055A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5310691A (en) * | 1990-11-06 | 1994-05-10 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device including formation of alignment mark |
| JP2009272527A (ja) * | 2008-05-09 | 2009-11-19 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
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