JPH0322710A - 並列比較型ａ／ｄ変換器 - Google Patents
並列比較型ａ／ｄ変換器Info
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- JPH0322710A JPH0322710A JP15584689A JP15584689A JPH0322710A JP H0322710 A JPH0322710 A JP H0322710A JP 15584689 A JP15584689 A JP 15584689A JP 15584689 A JP15584689 A JP 15584689A JP H0322710 A JPH0322710 A JP H0322710A
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- comparator
- block
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、並列比較型Ａ／Ｄ変換器に関し、特にＬ Ｓ
Ｉ （Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅ
ｄ Ｃｉｒｃｕｉｔ）化に適すると共に、例えば５０Ｍ
Ｈｚ以上の高速動作が要求される高品位テレビ信号をＡ
／Ｄ変換する並列比較型Ａ／Ｄ変換器に関する。
Ｉ （Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅ
ｄ Ｃｉｒｃｕｉｔ）化に適すると共に、例えば５０Ｍ
Ｈｚ以上の高速動作が要求される高品位テレビ信号をＡ
／Ｄ変換する並列比較型Ａ／Ｄ変換器に関する。
本発明の並列比較型Ａ／Ｄ変換器は、複数のコンパレー
タブロックと、上位ビット用エンコーダ及び下位ビット
用エンコーダとを有する並列比較型Ａ／Ｄ変換器におい
て、前記上位ビット用エンコーダを制御するアンドゲー
トブロックと、前記下位ビット用エンコーダを制御する
複数のアンドゲートブロックとを設け、構成の簡易化を
計ると共に、グリッチ（Ｇｌｉｃｈ）の発生を抑制する
。
タブロックと、上位ビット用エンコーダ及び下位ビット
用エンコーダとを有する並列比較型Ａ／Ｄ変換器におい
て、前記上位ビット用エンコーダを制御するアンドゲー
トブロックと、前記下位ビット用エンコーダを制御する
複数のアンドゲートブロックとを設け、構成の簡易化を
計ると共に、グリッチ（Ｇｌｉｃｈ）の発生を抑制する
。
従来高速動作が可能で、かつグリッチ（Ｇｌｉｃｈ）を
抑制した並列比較型Ａ／Ｄ変換器が、例えば特開昭６２
−３２７２４号公報に記載されている．すなわち、第６
図の従来の並列比較型Ａ／Ｄ変換器の一例を示すブロッ
ク部において、１は所定の電位差を有する電圧がそれぞ
れ供給される端子■，．及び端子ｖｒ＆の間に等しい抵
抗値を有する２ｈ個（ｎはデジタル出力ｎビットを示す
）の抵抗器を直列接続した抵抗群である。前記抵抗群１
の２ｎ−１個の基準電位点ＶＲＩ乃至ＶＲ，は２”−１
個の比較器群２の各コンパレータに接続され、人力端子
ＩＮに供給されるアナログ入力信号と基準電位点ＶＲ＋
乃至ＶＲ．の各電圧とが比較される．前記比較器群２の
各コンパレー夕の出力はアンドゲート群３を介して符号
化回路４に供給され、アナログ信号のレベルに応じたデ
ジタル信号に変換する。前記符号化回路４は、アナログ
人力に対応する出力「１」と出力ｒＱＪの切り替わり点
が１箇所のみのものが、複数発生（グリッチ）すること
があり、本来のデジタル出力に対して誤った出力が発生
するため、ダレイコード（交番２進コード）と呼ばれる
符号化手法が用いられる。そして、グレイコードは変換
回路５により自然２進コードに変換される．前記変換回
路５は、通常イクスクルーシブオア（以下、ＥＸ−ＯＲ
と称する）回路で構威されている。
抑制した並列比較型Ａ／Ｄ変換器が、例えば特開昭６２
−３２７２４号公報に記載されている．すなわち、第６
図の従来の並列比較型Ａ／Ｄ変換器の一例を示すブロッ
ク部において、１は所定の電位差を有する電圧がそれぞ
れ供給される端子■，．及び端子ｖｒ＆の間に等しい抵
抗値を有する２ｈ個（ｎはデジタル出力ｎビットを示す
）の抵抗器を直列接続した抵抗群である。前記抵抗群１
の２ｎ−１個の基準電位点ＶＲＩ乃至ＶＲ，は２”−１
個の比較器群２の各コンパレータに接続され、人力端子
ＩＮに供給されるアナログ入力信号と基準電位点ＶＲ＋
乃至ＶＲ．の各電圧とが比較される．前記比較器群２の
各コンパレー夕の出力はアンドゲート群３を介して符号
化回路４に供給され、アナログ信号のレベルに応じたデ
ジタル信号に変換する。前記符号化回路４は、アナログ
人力に対応する出力「１」と出力ｒＱＪの切り替わり点
が１箇所のみのものが、複数発生（グリッチ）すること
があり、本来のデジタル出力に対して誤った出力が発生
するため、ダレイコード（交番２進コード）と呼ばれる
符号化手法が用いられる。そして、グレイコードは変換
回路５により自然２進コードに変換される．前記変換回
路５は、通常イクスクルーシブオア（以下、ＥＸ−ＯＲ
と称する）回路で構威されている。
しかしながら、従来の並列比較型Ａ／Ｄ変換器は、グリ
ッチを抑制するため、ＥＸ−ＯＲ回路で構威される変換
回路５が必要とされるので構戒が複雑になる欠点があっ
た。
ッチを抑制するため、ＥＸ−ＯＲ回路で構威される変換
回路５が必要とされるので構戒が複雑になる欠点があっ
た。
従って、本発明の目的は、前記欠点を改良することにあ
り、グリッチの発生（デジタルエラー）を抑制すると共
に構成の簡易化を計るようにした並列比較型Ａ／Ｄ変換
器を提供することにある。
り、グリッチの発生（デジタルエラー）を抑制すると共
に構成の簡易化を計るようにした並列比較型Ａ／Ｄ変換
器を提供することにある。
本発明の並列比較型Ａ／Ｄ変換器は、第１乃至第Ｎ（Ｎ
≧２）のコンパレータブロックと、上位ビット用エンコ
ーダ及び下位ビット用エンコーダとを有する並列比較型
Ａ／Ｄ変換器において、前記第１乃至第Ｎのコンパレー
タブロックの所定のコンパレータ出力に接続され、アナ
ログ入力信号レベルに対応した所定のコンパレータブロ
ックを選択して前記上位ビット用エンコーダを制御する
上位ビット制御用アンドゲートブロックと、前記第１乃
至第Ｎのコンパレータブロックの出力にそれぞれ接続さ
れ、前記下位ビット用エンコーダを制御する第１乃至第
Ｎの下位ビット制御用アンドゲートブロックとから構或
される． また、本発明の並列比較型Ａ／Ｄ変換器は、前記上位ビ
ット制御用アンドゲートブロックの出力により、第１乃
至第Ｎの下位ビット制御用アンドゲートブロックを夫々
制御するように構威される．〔作用〕 本発明によれば、前記上位ビット用アンドゲートブロッ
クにより、アナログ入力信号レベルに対応した所定のコ
ンパレータブロックを選択して前記上位ビット用エンコ
ーダを制御すると共に、前記第１乃至第Ｎの下位ビット
制御用アンドゲートブロックにより前記下位ビット用エ
ンコーダを制御するようにしたので、簡単な構或により
グリッチの発生を抑制することが可能である。
≧２）のコンパレータブロックと、上位ビット用エンコ
ーダ及び下位ビット用エンコーダとを有する並列比較型
Ａ／Ｄ変換器において、前記第１乃至第Ｎのコンパレー
タブロックの所定のコンパレータ出力に接続され、アナ
ログ入力信号レベルに対応した所定のコンパレータブロ
ックを選択して前記上位ビット用エンコーダを制御する
上位ビット制御用アンドゲートブロックと、前記第１乃
至第Ｎのコンパレータブロックの出力にそれぞれ接続さ
れ、前記下位ビット用エンコーダを制御する第１乃至第
Ｎの下位ビット制御用アンドゲートブロックとから構或
される． また、本発明の並列比較型Ａ／Ｄ変換器は、前記上位ビ
ット制御用アンドゲートブロックの出力により、第１乃
至第Ｎの下位ビット制御用アンドゲートブロックを夫々
制御するように構威される．〔作用〕 本発明によれば、前記上位ビット用アンドゲートブロッ
クにより、アナログ入力信号レベルに対応した所定のコ
ンパレータブロックを選択して前記上位ビット用エンコ
ーダを制御すると共に、前記第１乃至第Ｎの下位ビット
制御用アンドゲートブロックにより前記下位ビット用エ
ンコーダを制御するようにしたので、簡単な構或により
グリッチの発生を抑制することが可能である。
また、前記上位ビット制御用アンドゲートブロックの出
力により、第１乃至第Ｎの下位ビット制御用アンドゲー
トブロックを夫々制御する場合には、デジタル出力の真
の値からのずれ（デジタルエラー）を可及的に少なくす
ることができる。
力により、第１乃至第Ｎの下位ビット制御用アンドゲー
トブロックを夫々制御する場合には、デジタル出力の真
の値からのずれ（デジタルエラー）を可及的に少なくす
ることができる。
以下、本発明の実施例について図面を参照しながら説明
する． 第１図は本発明のＡ／Ｄ変換器の基本構威を示？ブロッ
ク図であり、ＩＮはアナログ入力信号が供給される入力
端子、６は第１のコンパレータブロックである。前記第
１のコンパレータブロック６はコンパレータ６ａ乃至コ
ンパレータ６ｄから構威される。７は第Ｎ（Ｎ≧２ 一
例としてＮ＝３）のコンパレータブロックであり、コン
パレータ７ａ乃至コンパレータ７Ｃから構成される。８
は抵抗群であり、一例として互いに抵抗値の等しい第１
の抵抗器Ｒ１乃至第１２の抵抗器Ｒ，■を端子Ｖ．及び
端子ｖＬ間に直列接続して威り、各接続点Ｐ１乃至Ｐｌ
！に互いに異なる基準電圧を発生する。そして、入力端
子ＩＮは前記第１のコンパレータブロック６のコンパレ
ータ６ａ乃至コンパレータ６ｄ及び第Ｎのコンパレータ
７のコンパレータ７ａ乃至７ｄの同相入力端子にそれぞ
れ接続され、接続点Ｐ１乃至Ｐｌ！はコンパレータ６ａ
乃至コンパレータ７ｄの逆相入力端子にそれぞれ接続さ
れる。９は上位ビット制御用アンドゲートブロックであ
り、一例として第ｌのコンパレータブロック６のコンパ
レータ６ｄの出力に接続されたアンドゲート９ａと第Ｎ
のコンパレータブロック７のコンパレータ７ｄに接続さ
れたアンドゲート９Ｃとから構威され、アナログ入力信
号レベルに対応した所定のコンパレータブロック（第１
のコンパレータブロック６または第Ｎのコンパレータブ
ロック７）を選択して上位ビット用エンコーダ１０を制
御する。１１は第１のコンパレータブロック６の出力に
接続された第１の下位ビット制御用アンドゲートブロッ
クであり、アンドゲートｌｌａ乃至アンドゲートｌｌｃ
から構威される。１２は第Ｎのコンパレータブロック７
の出力に接続された第Ｎ（一例としてＮ＝３）の下位ビ
ット制御用アンドゲートブロックであり、アンドゲート
１２ａ乃至アンドゲート１２ｃから構威される。１３は
下位ビット用エンコーダであり、第１の下位ビット制御
用アンドゲートブロックｌ１及び第Ｎの下位ビット制御
用アンドゲートブロック１２の出力により制御される。
する． 第１図は本発明のＡ／Ｄ変換器の基本構威を示？ブロッ
ク図であり、ＩＮはアナログ入力信号が供給される入力
端子、６は第１のコンパレータブロックである。前記第
１のコンパレータブロック６はコンパレータ６ａ乃至コ
ンパレータ６ｄから構威される。７は第Ｎ（Ｎ≧２ 一
例としてＮ＝３）のコンパレータブロックであり、コン
パレータ７ａ乃至コンパレータ７Ｃから構成される。８
は抵抗群であり、一例として互いに抵抗値の等しい第１
の抵抗器Ｒ１乃至第１２の抵抗器Ｒ，■を端子Ｖ．及び
端子ｖＬ間に直列接続して威り、各接続点Ｐ１乃至Ｐｌ
！に互いに異なる基準電圧を発生する。そして、入力端
子ＩＮは前記第１のコンパレータブロック６のコンパレ
ータ６ａ乃至コンパレータ６ｄ及び第Ｎのコンパレータ
７のコンパレータ７ａ乃至７ｄの同相入力端子にそれぞ
れ接続され、接続点Ｐ１乃至Ｐｌ！はコンパレータ６ａ
乃至コンパレータ７ｄの逆相入力端子にそれぞれ接続さ
れる。９は上位ビット制御用アンドゲートブロックであ
り、一例として第ｌのコンパレータブロック６のコンパ
レータ６ｄの出力に接続されたアンドゲート９ａと第Ｎ
のコンパレータブロック７のコンパレータ７ｄに接続さ
れたアンドゲート９Ｃとから構威され、アナログ入力信
号レベルに対応した所定のコンパレータブロック（第１
のコンパレータブロック６または第Ｎのコンパレータブ
ロック７）を選択して上位ビット用エンコーダ１０を制
御する。１１は第１のコンパレータブロック６の出力に
接続された第１の下位ビット制御用アンドゲートブロッ
クであり、アンドゲートｌｌａ乃至アンドゲートｌｌｃ
から構威される。１２は第Ｎのコンパレータブロック７
の出力に接続された第Ｎ（一例としてＮ＝３）の下位ビ
ット制御用アンドゲートブロックであり、アンドゲート
１２ａ乃至アンドゲート１２ｃから構威される。１３は
下位ビット用エンコーダであり、第１の下位ビット制御
用アンドゲートブロックｌ１及び第Ｎの下位ビット制御
用アンドゲートブロック１２の出力により制御される。
なお、Ｑ，乃至Ｑ．はスイッチングトランジスタ、Ｄ
＋ （ＭＳＢ）〜Ｄ４（ＬＳＢ）はデジタル出力端子で
ある。
＋ （ＭＳＢ）〜Ｄ４（ＬＳＢ）はデジタル出力端子で
ある。
以上の構或における動作について説明する。人力端子Ｉ
Ｎに供給されるアナログ入力信号のレベルがＰ４点の基
準電圧より大の時、第１のコンパレータフロック６のコ
ンパレータ６ａ乃至コンパレータ６ｄの同相出力はいず
れもハイレベルとなり、上位ビット制御用アンドゲート
９のアンドゲート９ａの出力もハイレベルになり、第ｌ
のコンパレータブロック６が選択される。従って、上位
ビット用エンコーダ１０のスイッチングトランジスタＱ
１及びＱ．がオンし、デジタル出力端子Ｄ＋ （ＭＳ８
）〜Ｄ４（ＬＳＤ）の出力は（１１００）となる。
Ｎに供給されるアナログ入力信号のレベルがＰ４点の基
準電圧より大の時、第１のコンパレータフロック６のコ
ンパレータ６ａ乃至コンパレータ６ｄの同相出力はいず
れもハイレベルとなり、上位ビット制御用アンドゲート
９のアンドゲート９ａの出力もハイレベルになり、第ｌ
のコンパレータブロック６が選択される。従って、上位
ビット用エンコーダ１０のスイッチングトランジスタＱ
１及びＱ．がオンし、デジタル出力端子Ｄ＋ （ＭＳ８
）〜Ｄ４（ＬＳＤ）の出力は（１１００）となる。
また、アナログ入力信号レベルが上昇してＰ，点の基準
電圧を超えた時、第１のコンパレータブロック６のコン
パレータ６Ｃの出力及び第１の下位ビット制１１ｉ用ア
ンドゲートブロック１ｌのアンドゲートｌｌｃの出力が
ハイレベルとなり、下位ビット用エンコーダ１３のスイ
ッチングトランジスタＱ３がオンし、デジタル出力端子
Ｄ ＋ （ＭＳＢ）〜Ｄ ４（ＬＳＢ）の出力は（１１
０１）となる。更にアナログ入力信号レベルが上昇して
Ｐ２点の基準電圧を超えたＩＬ第１のコンパレータブロ
ック６のコンパレータ６ｂの出力及び第１の下位ビット
制御用アンドゲートブロック１ｌのアンドゲートｌｌｂ
の出力がハイレベルとなり、下位ビット用エンコーダｌ
３のスイッチングトランジスタＱ４がオンし、デジタル
出力端子Ｄ ＋ （ＭＳＢ）〜Ｄ ４ （ＬＳＢ）の出
力は〔１１１０〕となる（この場合、アンドゲート１１
Ｃはオフ）。更にアナログ入力信号レベルが上昇してＰ
．点の基準電圧を超えた時、第１のコンパレータブロッ
ク６のコンパレータ６ａの出力及び第１の下位ビット制
御用アンドゲートブロック１１のアンドゲートｌｌａの
出力がハイレベルとなり、下位ピットエンコーダ１３の
スイッチングトランジスタＱ，及びＱ，がオンし、デジ
タル出力端子Ｄ ｒ （ＭＳＢ）〜Ｄ ． （ＬＳＢ）
の出力は（１１１１）となる（この場合、アンドゲート
ｌｌｂ及びｌｌｃは共にオフ）。
電圧を超えた時、第１のコンパレータブロック６のコン
パレータ６Ｃの出力及び第１の下位ビット制１１ｉ用ア
ンドゲートブロック１ｌのアンドゲートｌｌｃの出力が
ハイレベルとなり、下位ビット用エンコーダ１３のスイ
ッチングトランジスタＱ３がオンし、デジタル出力端子
Ｄ ＋ （ＭＳＢ）〜Ｄ ４（ＬＳＢ）の出力は（１１
０１）となる。更にアナログ入力信号レベルが上昇して
Ｐ２点の基準電圧を超えたＩＬ第１のコンパレータブロ
ック６のコンパレータ６ｂの出力及び第１の下位ビット
制御用アンドゲートブロック１ｌのアンドゲートｌｌｂ
の出力がハイレベルとなり、下位ビット用エンコーダｌ
３のスイッチングトランジスタＱ４がオンし、デジタル
出力端子Ｄ ＋ （ＭＳＢ）〜Ｄ ４ （ＬＳＢ）の出
力は〔１１１０〕となる（この場合、アンドゲート１１
Ｃはオフ）。更にアナログ入力信号レベルが上昇してＰ
．点の基準電圧を超えた時、第１のコンパレータブロッ
ク６のコンパレータ６ａの出力及び第１の下位ビット制
御用アンドゲートブロック１１のアンドゲートｌｌａの
出力がハイレベルとなり、下位ピットエンコーダ１３の
スイッチングトランジスタＱ，及びＱ，がオンし、デジ
タル出力端子Ｄ ｒ （ＭＳＢ）〜Ｄ ． （ＬＳＢ）
の出力は（１１１１）となる（この場合、アンドゲート
ｌｌｂ及びｌｌｃは共にオフ）。
次に、アナログ入力信号レベルが接続点Ｐ，乃至ＰＩｍ
の近傍にあり、第Ｎ（一例としてＮ＝３）のコンパレー
タブロックが選択される場合について説明する。アナロ
グ入力信号レベルがｐｔｚ点の基準電圧を超えた時、第
Ｎのコンパレータブロック７のコンパレータ７ｄの出力
及び上位ビット制御用アンドゲートブロック９のコンパ
レータ９Ｃの出力がハイレベルとなり、上位ビット用エ
ンコーダ１０のスイッチングトランジスタＱ７がオンし
、デジタル出力端子Ｄ Ｉ（ＭＳＢ）〜Ｄ ． （ＬＳ
Ｂ）の出力は（０１００）となる。更にアナログ入力信
号レベルが上昇してＰ．点の基準電圧を超えた時、第Ｎ
の下位ビット制御用アンドゲートブロック１２のアンド
ゲート１２ｃの出力がハイレベルとなり、下位ビット用
エンコーダ１３のスイッチングトランジスタＱ８がオン
し、デジタル出力端子Ｄ ｒ （ＭＳＢ）〜Ｄ４（ＬＳ
Ｂ）は（０１０１）となる。更にアナログ入力信号レベ
ルが上昇してＰ１。点の基準電圧を超えた時、第Ｎの下
位ビット制御用アンドゲートブロックｌ２のアンドゲー
ト１２ｂの出力がハイレベルとなり、下位ビットエンコ
ーダ１３のスイッチングトランジスタＱ９がオンし、デ
ジタル出力端子Ｄｒ （ＭＳＢ）〜Ｄ ａ （ＬＳＢ）
の出力は（０１１０）となる．更にアナログ入力信号レ
ベルが上昇してＰ，点の基準電圧を超えた時、第Ｎの下
位ビット制御用アンドゲートブロック１２のアンドゲー
ト１２ａの出力がハイレベルとなり、下位ピットエンコ
ーダ１３のスイッチングトランジスタＱ１。及びＱ．が
オンし、デジタル出力端子Ｄ ｒ （ＭＳＢ）〜Ｄ ．
（ＬＳＢ）の出力は（０１０１）となる。従って、上
位ビット制御用アンドゲートブロック９の出力により上
位ビット用エンコーダＩＯを制御し、第１の下位ビット
制御用アンドゲートブロック１１または第Ｎの下位ビッ
ト制御用アンドゲートブロック１２の出力により下位ビ
ット用エンコーダ１３を制御するようにしたので、構或
の簡易化を計ることができると共に、後述する如くグリ
ッチの発生を抑制することができる。なお、前述して如
く、Ｎは３の場合に限定されるものでなく、Ｎ≧２であ
れば同様の動作が可能である．また、第１図の波線で示
したように、上位ビット制御用アンドゲートブロック９
の出力により第１の下位ビット制御用アンドゲートブロ
ック１１乃至第Ｎの下位ビット制御用アンドゲートブロ
ック１２を夫々制御する場合は、第１のコンパレータブ
ロック６または第Ｎのコンパレータブロック７のうち、
選択されたものについて第１の下位ビット制御用アンド
ゲートブロック１１または第Ｎの下位ビット制御用アン
ドゲートブロック１２が選択されるのでデジタル出力の
真の値からのずれ（デジタルエラー）を可及的に少なく
することができる。
の近傍にあり、第Ｎ（一例としてＮ＝３）のコンパレー
タブロックが選択される場合について説明する。アナロ
グ入力信号レベルがｐｔｚ点の基準電圧を超えた時、第
Ｎのコンパレータブロック７のコンパレータ７ｄの出力
及び上位ビット制御用アンドゲートブロック９のコンパ
レータ９Ｃの出力がハイレベルとなり、上位ビット用エ
ンコーダ１０のスイッチングトランジスタＱ７がオンし
、デジタル出力端子Ｄ Ｉ（ＭＳＢ）〜Ｄ ． （ＬＳ
Ｂ）の出力は（０１００）となる。更にアナログ入力信
号レベルが上昇してＰ．点の基準電圧を超えた時、第Ｎ
の下位ビット制御用アンドゲートブロック１２のアンド
ゲート１２ｃの出力がハイレベルとなり、下位ビット用
エンコーダ１３のスイッチングトランジスタＱ８がオン
し、デジタル出力端子Ｄ ｒ （ＭＳＢ）〜Ｄ４（ＬＳ
Ｂ）は（０１０１）となる。更にアナログ入力信号レベ
ルが上昇してＰ１。点の基準電圧を超えた時、第Ｎの下
位ビット制御用アンドゲートブロックｌ２のアンドゲー
ト１２ｂの出力がハイレベルとなり、下位ビットエンコ
ーダ１３のスイッチングトランジスタＱ９がオンし、デ
ジタル出力端子Ｄｒ （ＭＳＢ）〜Ｄ ａ （ＬＳＢ）
の出力は（０１１０）となる．更にアナログ入力信号レ
ベルが上昇してＰ，点の基準電圧を超えた時、第Ｎの下
位ビット制御用アンドゲートブロック１２のアンドゲー
ト１２ａの出力がハイレベルとなり、下位ピットエンコ
ーダ１３のスイッチングトランジスタＱ１。及びＱ．が
オンし、デジタル出力端子Ｄ ｒ （ＭＳＢ）〜Ｄ ．
（ＬＳＢ）の出力は（０１０１）となる。従って、上
位ビット制御用アンドゲートブロック９の出力により上
位ビット用エンコーダＩＯを制御し、第１の下位ビット
制御用アンドゲートブロック１１または第Ｎの下位ビッ
ト制御用アンドゲートブロック１２の出力により下位ビ
ット用エンコーダ１３を制御するようにしたので、構或
の簡易化を計ることができると共に、後述する如くグリ
ッチの発生を抑制することができる。なお、前述して如
く、Ｎは３の場合に限定されるものでなく、Ｎ≧２であ
れば同様の動作が可能である．また、第１図の波線で示
したように、上位ビット制御用アンドゲートブロック９
の出力により第１の下位ビット制御用アンドゲートブロ
ック１１乃至第Ｎの下位ビット制御用アンドゲートブロ
ック１２を夫々制御する場合は、第１のコンパレータブ
ロック６または第Ｎのコンパレータブロック７のうち、
選択されたものについて第１の下位ビット制御用アンド
ゲートブロック１１または第Ｎの下位ビット制御用アン
ドゲートブロック１２が選択されるのでデジタル出力の
真の値からのずれ（デジタルエラー）を可及的に少なく
することができる。
次に、第２図のグリッチ発生の第１の例を示すブロック
図を参照しながら切り替わり点が２個発生した時のデジ
タルエラー（真値からのずれ＝グリッチ）について説明
する。第２図において、入力端子ＩＮに供給されるアナ
ログ入力信号のレベルがＰ４点の基準電圧に対応してい
る時にＰ１点の基準電圧に対応した入力電圧がスピード
が遅いため見かけ上コンパレータ６ａに残っている場合
、コンパレータ６ａ及びコンパレータ６ｄの出力は共に
ハイレベルになる．従って、アンドゲート１１ａ及びア
ンドゲー｝９ａの出力も共にハイレベルとなり、スイッ
チングトランジスタＱ＋、ＱｚｓＱ，及びＱ，がオンし
、デジタル出力端子Ｄ， （ＭＳＢ）〜Ｄ ａ （ＬＳ
Ｂ）の出力は（１１１１）となって真値（１１００）か
ら３ステップ以内の誤差（無視できる）を有する出力が
得られる．また、第３図のグリッチ発生の第２の例を示
すブロック図に示す如く、アナログ入力信号レベルがＰ
ｌ６点の基準電圧に対応している時にＰ，点の基準電圧
に対応した電圧がコンパレー夕に残っている場合、同様
にして（スイッチングトランジスタＱＩｔがオン）デジ
タル出力端子Ｄ ｒ （ＭＳＢ）〜Ｄ ａ （ＬＳＢ）
の出力は（０１１１）となり、真値から１ステップずれ
ることになるがこの誤差は実用上無視できる程度である
。
図を参照しながら切り替わり点が２個発生した時のデジ
タルエラー（真値からのずれ＝グリッチ）について説明
する。第２図において、入力端子ＩＮに供給されるアナ
ログ入力信号のレベルがＰ４点の基準電圧に対応してい
る時にＰ１点の基準電圧に対応した入力電圧がスピード
が遅いため見かけ上コンパレータ６ａに残っている場合
、コンパレータ６ａ及びコンパレータ６ｄの出力は共に
ハイレベルになる．従って、アンドゲート１１ａ及びア
ンドゲー｝９ａの出力も共にハイレベルとなり、スイッ
チングトランジスタＱ＋、ＱｚｓＱ，及びＱ，がオンし
、デジタル出力端子Ｄ， （ＭＳＢ）〜Ｄ ａ （ＬＳ
Ｂ）の出力は（１１１１）となって真値（１１００）か
ら３ステップ以内の誤差（無視できる）を有する出力が
得られる．また、第３図のグリッチ発生の第２の例を示
すブロック図に示す如く、アナログ入力信号レベルがＰ
ｌ６点の基準電圧に対応している時にＰ，点の基準電圧
に対応した電圧がコンパレー夕に残っている場合、同様
にして（スイッチングトランジスタＱＩｔがオン）デジ
タル出力端子Ｄ ｒ （ＭＳＢ）〜Ｄ ａ （ＬＳＢ）
の出力は（０１１１）となり、真値から１ステップずれ
ることになるがこの誤差は実用上無視できる程度である
。
前述の第１の例及び第２の例においては、上位ビット制
御用アンドゲートブロック９の出力により第１の下位ビ
ット制御用アンドゲートブロック１１乃至第Ｎ（一例と
してＮ＝３）の下位ビット制御用アンドゲートブロック
１２を制御していない場合について述べたが、次に第４
図乃至第５図のグリッチ発生の第３乃至第４の例を示す
ブロック図をそれぞれ参照しながら上位ビット制御用ア
ンドゲートブロック９の出力により第１の下位ビット制
御用アンドゲートブロック１１乃至第Ｎ（一例としてＮ
＝３）の下位ビット制御用アンドゲートブロック１２を
制御した場合について説明する。第４図において、入力
端子ＩＮに供給されるアナログ入力信号のレベルがＰ４
の基準電圧に対応している時にＰ，点の基準電圧に対応
した入力電圧がコンパレータのスピードが遅いためコン
パレータ６ａに残っている場合、デジタル出力端子Ｄ
． （ＭＳＢ）〜Ｄ ４ （ＬＳＢ）の出力は（１１１
１）となって３ステップ以内の誤差となる（第１の例と
同様）。次に第５図において、入力端子ＩＮに供給され
るアナログ入力信号のレベルがＰＩＧ点の基準電圧に対
応している時にＰ，点に対応した入力電圧がＰ，点に対
応したコンパレータに残っている場合、上位ビット制御
用アンドゲートブロック９のアンドゲ−１９ｂの出力は
ローレベルとなってスイッチングトランジスタＱｌｔを
オフするため、デジタル出力端子Ｄ ｒ （ＭＳＢ）〜
Ｄ４（ＬＳＢ）の出力は（０１１０）となる．従って、
この第４の例は前述した第２の例に比べてグリッチの発
生が少ない。
御用アンドゲートブロック９の出力により第１の下位ビ
ット制御用アンドゲートブロック１１乃至第Ｎ（一例と
してＮ＝３）の下位ビット制御用アンドゲートブロック
１２を制御していない場合について述べたが、次に第４
図乃至第５図のグリッチ発生の第３乃至第４の例を示す
ブロック図をそれぞれ参照しながら上位ビット制御用ア
ンドゲートブロック９の出力により第１の下位ビット制
御用アンドゲートブロック１１乃至第Ｎ（一例としてＮ
＝３）の下位ビット制御用アンドゲートブロック１２を
制御した場合について説明する。第４図において、入力
端子ＩＮに供給されるアナログ入力信号のレベルがＰ４
の基準電圧に対応している時にＰ，点の基準電圧に対応
した入力電圧がコンパレータのスピードが遅いためコン
パレータ６ａに残っている場合、デジタル出力端子Ｄ
． （ＭＳＢ）〜Ｄ ４ （ＬＳＢ）の出力は（１１１
１）となって３ステップ以内の誤差となる（第１の例と
同様）。次に第５図において、入力端子ＩＮに供給され
るアナログ入力信号のレベルがＰＩＧ点の基準電圧に対
応している時にＰ，点に対応した入力電圧がＰ，点に対
応したコンパレータに残っている場合、上位ビット制御
用アンドゲートブロック９のアンドゲ−１９ｂの出力は
ローレベルとなってスイッチングトランジスタＱｌｔを
オフするため、デジタル出力端子Ｄ ｒ （ＭＳＢ）〜
Ｄ４（ＬＳＢ）の出力は（０１１０）となる．従って、
この第４の例は前述した第２の例に比べてグリッチの発
生が少ない。
なお、前述の実施例では、４ビット並列比較型Ａ／Ｄ変
換器について説明したが、本発明はこれに限定されるこ
となく、例えば１６ビットまたは３ビットのものに適用
することが可能である。
換器について説明したが、本発明はこれに限定されるこ
となく、例えば１６ビットまたは３ビットのものに適用
することが可能である。
以上の説明から明らかな通り、本発明の並列比較型Ａ／
Ｄ変換器は、上位ビット制御用アンドゲートブロックと
、下位ビット制御用アンドゲートブロックを設けること
により、従来例のＥＸ−ＯＲ回路で構威される変換回路
が不要となり、グリッチの発生を抑制すると共に構或の
簡易化を計ることができる． また、上位ビット制御用アンドゲートブロックにより下
位ビット制御用アンドゲートブロックを制御する場合に
は、デジタル出力の真の値からのずれ（デジタルエラー
）を可及的に少なくすることができる．
Ｄ変換器は、上位ビット制御用アンドゲートブロックと
、下位ビット制御用アンドゲートブロックを設けること
により、従来例のＥＸ−ＯＲ回路で構威される変換回路
が不要となり、グリッチの発生を抑制すると共に構或の
簡易化を計ることができる． また、上位ビット制御用アンドゲートブロックにより下
位ビット制御用アンドゲートブロックを制御する場合に
は、デジタル出力の真の値からのずれ（デジタルエラー
）を可及的に少なくすることができる．
第ｌ図は本発明の並列比較型Ａ／Ｄ変換器の基本構威を
示すブロック図、第２図はグリッチ（Ｇｌｉｃｈ）発生
の第ｌの例を示すブロック図、第３図はグリンチ発生の
第２の例を示すブロック図、第４図はグリッチ発生の第
３の例を示すブロック図、第５図はグリッチ発生の第４
の例を示すブロック図、第６図は従来の並列比較型Ａ／
Ｄ変換器の一例を示すブロック図である。 ６ 第１のコンパレータブロック６ａ〜６ｄ・
−コンパレータ ７−−一−−・−・・−・−・一第Ｎのコンパレータブ
ロック７ａ〜７ｄ− コンパレータ ８・−・一・−・ 抵抗群 ９−・一−一−−一−−−一一−−−・上位ビット制御
用アンドゲートブロック １０・−・−・一・・−・一・一上位ビット用エンコー
ダ１１・・−・・−・−・・一・・・−・第１の下位ビ
ット制御用アンドゲートブロック １１ ａ 〜１１ ｃ−７ンＦ ’Ｆ’ − ｝１２・
−・−・−・−・・−・・第Ｎの下位ビット制御用アン
ドゲートブロック １２ａ〜１２ｃ・−・アンドゲート １ ３−−−−− ・・・下位ビット用エンコーダＤ
＋ （ＭＳＢ）〜Ｄ４（ＬＳＢ）一・・デジタル出力
端子Ｒ１〜Ｒｌｔ”・・第１乃至第ｌ２の抵抗器Ｐ１〜
ｐ＋ｚ’−・接続点 Ｑ１〜Ｑ ｌｒ−スイッチングトランジスタ第 １ ＝ 二 図 本臂明の並ダ１１比較型ＡＤＤ変＃ｈ罎の基本槙成
゛Σ示すフ゛ロブク図８ 第 ３図 ク゛リシ十発生の第２Φｇ＋１ １示すアロック面第
２ 図 ク゛リッ＋発生の第１０ｇ１１【示す７ロック
図８ 第４図 ク゛リッ＋発生の第３の例乙示す７ロック図第５図
示すブロック図、第２図はグリッチ（Ｇｌｉｃｈ）発生
の第ｌの例を示すブロック図、第３図はグリンチ発生の
第２の例を示すブロック図、第４図はグリッチ発生の第
３の例を示すブロック図、第５図はグリッチ発生の第４
の例を示すブロック図、第６図は従来の並列比較型Ａ／
Ｄ変換器の一例を示すブロック図である。 ６ 第１のコンパレータブロック６ａ〜６ｄ・
−コンパレータ ７−−一−−・−・・−・−・一第Ｎのコンパレータブ
ロック７ａ〜７ｄ− コンパレータ ８・−・一・−・ 抵抗群 ９−・一−一−−一−−−一一−−−・上位ビット制御
用アンドゲートブロック １０・−・−・一・・−・一・一上位ビット用エンコー
ダ１１・・−・・−・−・・一・・・−・第１の下位ビ
ット制御用アンドゲートブロック １１ ａ 〜１１ ｃ−７ンＦ ’Ｆ’ − ｝１２・
−・−・−・−・・−・・第Ｎの下位ビット制御用アン
ドゲートブロック １２ａ〜１２ｃ・−・アンドゲート １ ３−−−−− ・・・下位ビット用エンコーダＤ
＋ （ＭＳＢ）〜Ｄ４（ＬＳＢ）一・・デジタル出力
端子Ｒ１〜Ｒｌｔ”・・第１乃至第ｌ２の抵抗器Ｐ１〜
ｐ＋ｚ’−・接続点 Ｑ１〜Ｑ ｌｒ−スイッチングトランジスタ第 １ ＝ 二 図 本臂明の並ダ１１比較型ＡＤＤ変＃ｈ罎の基本槙成
゛Σ示すフ゛ロブク図８ 第 ３図 ク゛リシ十発生の第２Φｇ＋１ １示すアロック面第
２ 図 ク゛リッ＋発生の第１０ｇ１１【示す７ロック
図８ 第４図 ク゛リッ＋発生の第３の例乙示す７ロック図第５図
Claims (1)
- 【特許請求の範囲】 １、第１乃至第Ｎ（Ｎ≧２）のコンパレータブロックと
、上位ビット用エンコーダ及び下位ビット用エンコーダ
とを有する並列比較型Ａ／Ｄ変換器において、前記第１
乃至第Ｎのコンパレータブロックの所定のコンパレータ
の出力に接続され、アナログ入力信号レベルに対応した
所定のコンパレータブロックを選択して前記上位ビット
用エンコーダを制御する上位ビット制御用アンドゲート
ブロックと、前記第１乃至第Ｎのコンパレータブロック
の出力にそれぞれ接続され、前記下位ビット用エンコー
ダを制御する第１乃至第Ｎの下位ビット制御用アンドゲ
ートブロックとを設けたことを特徴とする並列比較型Ａ
／Ｄ変換器。 ２、上位ビット制御用アンドゲートブロックの出力によ
り、第１乃至第Ｎの下位ビット制御用アンドゲートブロ
ックを夫々制御するようにしたことを特徴とする請求項
１記載の並列比較型Ａ／Ｄ変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155846A JP2805636B2 (ja) | 1989-06-20 | 1989-06-20 | 並列比較型ａ／ｄ変換器 |
| TW080101428A TW249872B (ja) | 1989-06-20 | 1991-02-25 | |
| US07/661,321 US5119098A (en) | 1989-06-20 | 1991-02-26 | Full flash analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155846A JP2805636B2 (ja) | 1989-06-20 | 1989-06-20 | 並列比較型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322710A true JPH0322710A (ja) | 1991-01-31 |
| JP2805636B2 JP2805636B2 (ja) | 1998-09-30 |
Family
ID=15614777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155846A Expired - Lifetime JP2805636B2 (ja) | 1989-06-20 | 1989-06-20 | 並列比較型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2805636B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05145419A (ja) * | 1991-11-20 | 1993-06-11 | Mitsubishi Electric Corp | ２進データ発生回路およびａ／ｄ変換器 |
| JPH07193509A (ja) * | 1993-11-04 | 1995-07-28 | Tektronix Inc | サーモメータ・バイナリ・エンコード方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55115724A (en) * | 1979-02-28 | 1980-09-05 | Matsushita Electric Ind Co Ltd | Parallel type analog digital converter |
| JPS5873232A (ja) * | 1981-10-27 | 1983-05-02 | Nec Corp | Ａｄ変換回路 |
| JPS63232526A (ja) * | 1987-03-20 | 1988-09-28 | Hitachi Ltd | Ａｄ変換器 |
-
1989
- 1989-06-20 JP JP1155846A patent/JP2805636B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55115724A (en) * | 1979-02-28 | 1980-09-05 | Matsushita Electric Ind Co Ltd | Parallel type analog digital converter |
| JPS5873232A (ja) * | 1981-10-27 | 1983-05-02 | Nec Corp | Ａｄ変換回路 |
| JPS63232526A (ja) * | 1987-03-20 | 1988-09-28 | Hitachi Ltd | Ａｄ変換器 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05145419A (ja) * | 1991-11-20 | 1993-06-11 | Mitsubishi Electric Corp | ２進データ発生回路およびａ／ｄ変換器 |
| JPH07193509A (ja) * | 1993-11-04 | 1995-07-28 | Tektronix Inc | サーモメータ・バイナリ・エンコード方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2805636B2 (ja) | 1998-09-30 |
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Legal Events
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|---|---|---|---|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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