JPS5873232A

JPS5873232A - Ａｄ変換回路

Info

Publication number: JPS5873232A
Application number: JP17167881A
Authority: JP
Inventors: Toshio Sudo; 須藤　敏雄
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1981-10-27
Filing date: 1981-10-27
Publication date: 1983-05-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はアナログ−ディジタルの（ＡＤ）変換回路に係
シ、特に並列比較方式のＡＤ変換回路に関する。

並列比較方式のＡＤ変換回路はアナログ量を同時に比較
処理するため高速用に適している反面。

量子化のレベル数だけ電圧比較回路な会費とするためビ
ット数の多いＡＤ変換には適さない欠点があつた。

第１図は従来の並列比較方式のＡＤ変換回路の一例を示
すものである。ｌはアナログ信号入力端子、２〜１７は
任意に抵抗値が設定された分圧回路抵抗％１８〜３２は
分圧回路抵抗により基準電圧＋Ｖが段階的に分圧された
各電圧ｅ１〜ｅｔａとアナログ信号入力端子ｌより受け
た入力電圧との大小を判定する電圧比較回路、３３は電
圧比較回路１８〜３２の出力信号を入力して、アナログ
信号入力端子１に印加されたアナレグ入力電圧に対応し
たディジタル信号を得るデコーダ回路である０第１図に
おいて電圧比較回路１８〜３２は、その一方の入力端子
に１アナログ信号入力端子よシ与えられた電圧ｅ６が他
方の入力端子にそれぞれ与えられた分圧電圧ｅ　＋＃Ｑ
　ＩＩよシ大きい時に低い電圧（以下「０」レベルと呼
ぶ）になハ小さい時は高い１′圧（以下「１」レベルと
呼ぶ）に反転するものとすると、ｅ６＞ｅｌの時、電圧
比較回路１８〜３２の出力信号は、「００ｏ・・・・・
・ｏｏ」になる。以下同様Ｋｅｌ＞ｅｏ＞ｅｇｇ　ｅｌ
）ｅ、）ｅ、１−。

ｅｘａ＞ｅｏ＞ｅｔａ、ｕｓ＞ｅｏＯ時、電圧比較回路
の出力コードはそれぞれ「１００・・・・・・ＯＯＪ、
「１１０・・・・・・００」、・・・、［ｔＸ・・・・
ｏｌ　１０Ｊ　、　「ｉ　１１・・聞１１１」となるの
で、この１６種類の出力状態に応じてデコーダ回路３３
でデコードすると、その出力端子３４，３５，３６．３
７に１０進数でｒＯＪから「１５」までのディジタル信
号を得ることができる。このように並列比較方式のＡＤ
変換回路は。

アナロタ量を同時に比較処理するために非常に高速用に
適している。反面、量子化のレベル数だけ電圧比較回路
が必要である。上記の例のように４ビツトのディジタル
出力を得るのに１５個の電圧比較回路が必要であり、一
般にｎビットの場合にけ２ｎ−１個の電圧比較回路が必
要である。このため回路が複雑で集積化した場合にはチ
ップサイズが大きくなりコスト高になる欠点があった。

本発明の目的は上述の点に鑑みなされたもので、スピー
ド的には従来のとおり陣列処理のため、全くそこなわれ
ることなく、シかも電圧比較回路が従来の半分以下とな
る新規なＡＤ＆換回路を提供することにある。

本発明によれは、両端に接続された差率を圧を任急に抵
抗値設定された複数の段階的分圧点Ｃｎ（ｎ＝ｘ、ｚ、
・・・、Ｎ：Ｎは正の整数）を有する分圧回路によ部分
圧し、最初の分圧点Ｃ１には電圧比較回路を、次の分圧
点Ｃ！から分圧点ＣＭ＋１（Ｍは正の整数）までのＭ個
の分圧点は、それぞれスイッチ手段の入力に接続し、さ
らに次の分圧点ＣＭ＋ｚＫは電圧比較回路を、そして次
の分圧点ＣＭ＋１からＭ個の分圧点はそれぞれ他のスイ
ッチ手段の入力に接続し、以下同様に１個の電圧比較回
路とＭ個のスイッチ手段を１組として、それらを最後の
分圧点ＣＮｔで合計Ｐ組（Ｐは正の整数。

また最後の紹は、Ｎの値によってはスイッチ手段がＭ個
そろわないこともある。）接続し、該Ｐ個の１圧比較回
路の他方の入力端子にはアナログ入力端子よシ受けた入
力電圧を共通に与えることによシ前配分圧点との電圧の
大きさを比較し、さらにしＰ個の電圧比較回路の出力信
号を入力して該出力信号の信号が変化する境界点を検出
する、Ｐ本の出力線をもつ、境界検出回路を具え、該境
界検出回路のＰ本の出力線を前記Ｐ組のスイッチ手段の
１閉手段にそれぞれ接続し、該Ｐ組のスイッチ手段の出
力を各組より１本ずつ取り出し、それらを第１の共通出
力端子に接続し以下同様にしてＭ個の共通出力端子を、
新たなＭ個の電圧比較回路にそれぞれ入力し、該電圧比
較回路の他方の入力端子には前記アナログ信号入力端子
を接続することによって前記共通出力端子の電圧の大き
さとを比較し、該電圧比較回路の出力信号と前記境界検
出回路の出力信号を入力とするデコーダ回路とで構成す
ることによシ、該デコーダ回路のディジタル信号出力コ
ードによシ、入力アナログ電圧に対応するディジタル信
号出力を得るＡＤ変換回路が得られる。

以下に本発明による実施例を用いてその詳細を説明する
。

第２図は、本発明の一実施例を示す回路図であり、第１
図の対応する部分は同番号で示しである。

３８〜４４はアナログ信号入力端子ｌに与えられた電圧
Ｃ０と分圧電圧ｅｂ　ｅ４ｔ　ｅｔａ　ｅ１６＋６１１
及び信号線５６．５７の電圧をそれぞれ比較する電圧比
較回路であり、その出力信号は第１図で説明した１圧比
較回路と同じくアナログ信号入力端子１より与えられた
電圧がそれぞれの１゛圧比較回路の他方の入力端子に与
えられた分圧電圧より大きい時ｒＯＪレベルに、小さい
時「１」レベルを出力する特性のものである。また４５
は電圧比較回路３８〜４２の出力信号を入力してそのｒ
ｏＪ　ｒｌＪの境界を検出する境界検出回路であり、そ
の出力信号線５８〜６２は例えば電界効果トランジスタ
で構成されたスイッチ４６〜５５を駆動すると同時に、
電圧比較回路４３．４４の出力信号と共にデコーダ回路
６３の入力となる。ところでスイツチ４６〜５５は、信
号＃５８〜６２の駆動信号が「１」レベルの時、導通状
態となシそれぞれ分圧１−「圧ｅ　　ｌ＊　ｅ　ｌ＋ｅ
　　Ｉｍ”　＠ｐ’　・―”ｌ＠＠！１１＠　　４！１
１１＊”１４會　”ｌ藝をスイッチ４６〜５５の共通出
力端子５６及び５７のどちらか一方に伝え、「０」レベ
ルの時、非導通状態となる・上記のように構成された実施例においてアナログ信号入
力端子ｌに与えられた電圧ｅ・が６・〉ｅｇ、ｅｌ＞ｅ
・＞＠４．ｅ４＞ｅ・〉ｅマ、ｅ！〉ｅｌ〉ｅ１＠ｅ　
ｅｇ＞ｅｌ＞Ｊｓ、ｕｍ＞６＊の時、電圧比較回路３８
．３９，４０，４１．４２の出力信号（３８，３９，４
０，４１，４２）はそれぞれ（０００００）。

（１００００）、（１１０００）Ｉ　（１１１００）。

（１１１１０）、（１１１１１）となる。境界検出回路
４５０入力信号（Ａ５．Ａ４．Ａ３．Ａ２．ＡＩ）と出
力信号（Ｂ５　、　Ｂ４　、　Ｂ３　、　Ｂ２　、　Ｂ
ｌ　’）の関係は第１表の通９であシ、これは例えば第
３図のよ第３図において６８〜７１はインバータ、７３
〜７６はＮＯＲゲートである。第１表より分かるようＫ
ｅ・がｅｌ＞ｅ（、の時、第２図において信号線５８〜
６２のどれか１つが「１」レベルになシ、その信号線で
駆動されるスイッチが導通状態となる。例えばｅｌ＞ｅ
ｌ＞ｅｇの時は、色好紳５８のみ「ｌ」にな〕スイッチ
４６及び４７が導通状態となシ、信号＃５６には電圧ｅ
ｌが信号＃５７には電圧ｅｌが表われる０その時の電圧
比較回路４３及び４４の出力信号（４３，４４）は、ｅ
ｌ＞ｅ。

〉６０時（００）ｅｌ＞ｅｌ＞ｅｌの時、（１０）ｅｌ
＞ｅ拳＞ｅｇの時（１１）となる。よってデ−ダ回路６
３０入力信号（Ｃ・ｃ、ｃ、ｃ、ｃ露ＣＩ　Ｃｏｔ　Ｃ
ｅ１）はｅｌ＞ｅ、＞ｅ４０時３種類の入力状態が考え
られ、即ちｅｌ＞ｅ、＞ｅｌの時（０１００００００）
、・＠　＞ｅｌ　＞ｅｌの時（０１００００１０）。

ｅｌ　＞ｅ、　＞ｅｇの時（０１００００１１）となる
のでデコーダ回路６３はこの３種類の入力状態に応じて
出力端子６４〜６７に３８類のディジタル出力を得るこ
とができゐ。とζろでデコーダ回路６３は例えば第４図
のような回路で構成される。１４図において７７．７８
はインバータ％７９〜８１はＮＯＲゲート８２〜９６は
ＡＮＤゲート、９７〜１００はマトリクス表示のＮＯＲ
ゲートであシ、ＡＮＤゲート８２〜９６の出力線のうち
丸印のあるのが各ＮＯＲゲートに入力されることを示す
。

例えばＮＯＲゲート１００は％ＡＮＤゲート８９〜９６
を入力とするＮＯＲゲートである＠ｌｌＡ４図において
ＡＮＤゲート８２〜９６はどれか１つが選択されるとＮ
ＯＲゲート９７〜１００でコード化された信号が出力（
Ｄａ　Ｄｓ　Ｄｓ　Ｄｓ　）に表われる＠例えばＡＮＤ
ＮＯゲートが選択されルト出力（ＤＩ　ｒ）ｓ　Ｄａ　
Ｔｉｔ）は（１１１０）になる。ところで前記の例のよ
うにｅｌ＞ｅｌ＞ｅｇの時、入力Ｃ篇〜ＣＩはＣｓのみ
が「１」になるのでＡＮＴ）ケート８２〜９６１７）５
チ８２　、８３　、８４の３つだけがｉＭ択されるがｓ
　”１ｋが６９．ｅｌ　より大きいか小さいかＫよって
、即ち入力Ｃ０ＩｓＣ＠１の入力値によりてＮＯＲゲー
）７９，８０．８１のどれか１つが「１」になシ、結局
これを入力している、ＡＮＩ）ゲート８２，８３．８４
の１つだけが導通状態となり選択される。例えばｅｌ　
＞ｅ６Ｊの時は（Ｃｅｓ　Ｃｅ１）は（００）であるの
でＮＯＲゲー）７９，８０，８１のうち７９だけが「１
」になシＡＮＩ）ケート８２が選択され出力（１４ｒ）
ＩＤｓｌ’）ｔ）は（１１１０）となる。同じようにｅ
鵞＞ｅ、＞ｅｌの時ＦｉＡＮＤゲート８３が、ｅｌ＞ｅ
ｇ）ｅｇの時は、ＡＮＴ）ゲート８４が選択され出力（
１１４ＤＩ　ＤＩ　１１ｘ　）バーｔｔＬソｔＬ（１１
０１）（１１００）となる。入力電圧ｅ６がｅｇ＞ｅｏ
の時も同様にしてＡＮＤゲート８２〜９６のうち１つが
選択され出力（ｒ）４　ｒ）ｓ　Ｄａ　Ｄｌ）にディジ
タル出力が得られる。即ちＣ４＞ｅ＠＞ｅｌの時は入力
Ｃ１〜ＣＩのうちＣ４だけが「１」になるのでＡＮＴ）
ゲート８５．８６．８７のうちの１つが、　Ｃ４＞ｅ、
＞ｅｌｅの時は、ＡＮＤＮＯゲート、８９．９０のうち
の１つが、Ｃ１６＞ｅ＠＞１１ｍの時は、ＡＮＩ）ゲー
ト９１ｒ９２．９３のうちの１つが、ｅｌｌｌ＞ｅｏの
時は、ＡＮＤケー）９４，９５．９６のうちの１つが、
それぞれ選択され、デコードされた出力（Ｄ４ＤＢ　１
１　ｒ）ｘ　　）が得られる。また入力電圧ｅ、がｅ、
＞ｅｌの時はＡＮＩＩゲー）８２〜９６はどれも選択さ
れず、その出力は全て「０」であるので出力（Ｄ４　Ｄ
ｓ　Ｄａ　Ｉ）ｔ）は（１１１１）になる。以上のよう
に出力（Ｄａ　Ｄａ　Ｄａ　Ｄｔ　）には入力電圧ｅ０
の大きさに応じて（１１１１）から（００００）までの
１６通シのディジタル出力を得ることができる。

上記の実施例は、ディジタル信号出力が４ビツトの場合
で、従来の方法だと電圧比較回路が１５個必要であった
が、本実施例では７個しか必要としない。そのかわりス
イッチが１０個必要であるがスイッチはトランジスタ１
．２個で実現することができ、電圧比較回路よりはるか
に簡単に構成することができる。また本実施例でけ電圧
比較回路を分圧回路の各分圧点に２個おきに並べ、その
間にスイッチ２個を置く構成をとったが、何個おきに電
圧比較回路を並べるかけ自由である。

例えば第２図において電圧比較回路を各分圧点に３個お
きに並べると、即ちｅｌｔｅｌ＊ｅ・、ｅｌ、の各点に
電圧比較回路を並べ、その他の分圧点にはスイッチを置
き、スイッチの共通出力端子を入力とする。電圧比較回
路を３個置く構成にすることもできる０その場合、電圧
比較回路は７個、スイッチは１１個必要であ夛、各分圧
点に２個おきに電圧比較回路を並べた本実施例よりスイ
ッチが１つ余分にいる。何個おきに電圧比較回路を並べ
た方が最適であるかどちらかはディジタル信号出力のビ
ット数によって異なり１例えば９ビツトの場合は第２表
に示す通り電圧比較回路を１８個おきに並べると電圧比
較回路は最小の４５個ですむ。

第２＆故に本発明の方式を採用すれば集積化した場合、従来の
ものよりチップ面積を大幅に減少させることができ経済
的効果を高めることができる。

【図面の簡単な説明】

第１図は従来の並列比較方式のＡＤ＆換回路を示す構成
図、第２図は本発明の一実施例を示す構成図、第３図は
境界検出回路図、第４図はデコーダ回路である。１・・・・・・アナログ入力端子、２〜１７・・・・・
・分圧回路抵抗、１８〜３２．３８〜４４・・・・・・
電圧比較回路、３３．３６・・・・・・デコーダ回路、
３４〜３７゜６４〜６７・・・・・・ディジタル信号出
力端子、４５・・・・・・境界検出回路、５８〜６２・
・・・・・信号線、６８〜’１１，７７．７８・・・・
・・インノ（−タ、７３〜７６゜７９〜８１　．９７〜
１００・・・・・・ＮＯＲゲート。８２〜９６・・・・・・ＡＮＤゲート。

Claims

【特許請求の範囲】

基準電圧を分圧し異なる値の複数の分圧出力電圧を発生
する分圧回路と、上記分圧出力電圧の値が連続した複数
を単位とし、該単位の内の１つの分圧出力電圧を入力信
号と比較する第１の比較器と、該単位の内の他の分圧出
力電圧の数と同数の比較入力として上記入力信号が供給
された複数の第２の比較器と、上記他の分圧出力電圧を
と第２の比較器との関に接続された複数のトランスファ
ーゲートとを有し、上記館２の比較器は各単位に対して
共通に配されていることを特徴とすゐＡＤ変換回路。