JPH03227115A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03227115A JPH03227115A JP2023513A JP2351390A JPH03227115A JP H03227115 A JPH03227115 A JP H03227115A JP 2023513 A JP2023513 A JP 2023513A JP 2351390 A JP2351390 A JP 2351390A JP H03227115 A JPH03227115 A JP H03227115A
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- JP
- Japan
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- input
- voltage
- constant current
- transistor
- circuit
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title description 11
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 2
- 239000004809 Teflon Substances 0.000 description 1
- 229920006362 Teflon® Polymers 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000003623 enhancer Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にＣＭＯＳ型トラン
ジスタで構成される信号入力回路に関する。
ジスタで構成される信号入力回路に関する。
従来のＣＭＯ８型半導体集積回路の信号入力回路は、第
１０図に示すように、ＰｃｈトランジスタとＮ ｃ ｈ
トランジスタとが完全相補型に構成されていた。
１０図に示すように、ＰｃｈトランジスタとＮ ｃ ｈ
トランジスタとが完全相補型に構成されていた。
第１０図において、本信号入力回路は、入力信号Ａ′を
ゲート入力とするＰチャネル、ＮチャネルＭＯ８トラン
ジスタＴＰ２ １ ＴＮＩ’ と、トランジスタＴ’Ｎ
＋’に並列接続したＮチャネルＭＯ８トランジスタ’ｒ
Ｎ２’ と、トランジスタＴＰ２’ と、直列接続され
たＴ、１′ と、出力段のＰ、Ｎチャネルトランジスタ
ＴＰ３’ 、 Ｔ、＋、３’ とを有する。節点Ｐ′は
、トランジスタＴ、！’ 、 ＴＮ、’のゲートと、ト
ランジスタＴＰ２’ 、 ＴＮＩ’の共通接続点とに、
接続される。
ゲート入力とするＰチャネル、ＮチャネルＭＯ８トラン
ジスタＴＰ２ １ ＴＮＩ’ と、トランジスタＴ’Ｎ
＋’に並列接続したＮチャネルＭＯ８トランジスタ’ｒ
Ｎ２’ と、トランジスタＴＰ２’ と、直列接続され
たＴ、１′ と、出力段のＰ、Ｎチャネルトランジスタ
ＴＰ３’ 、 Ｔ、＋、３’ とを有する。節点Ｐ′は
、トランジスタＴ、！’ 、 ＴＮ、’のゲートと、ト
ランジスタＴＰ２’ 、 ＴＮＩ’の共通接続点とに、
接続される。
前述した従来の信号入力回路は、第１１図に示すように
、入力反転電圧が電源電圧に依存するため、電源電圧の
高いところや低いところで、入力電圧規格に対する動作
余裕が小さくなり、バッファ等で発生した電源、グラン
ドの雑音（ノイズ）の影響を受けて、入力反転電圧が悪
化するという欠点がある。
、入力反転電圧が電源電圧に依存するため、電源電圧の
高いところや低いところで、入力電圧規格に対する動作
余裕が小さくなり、バッファ等で発生した電源、グラン
ドの雑音（ノイズ）の影響を受けて、入力反転電圧が悪
化するという欠点がある。
第１２図は第１０図に示す従来の入力初段の入出力電圧
特性図であるが、入力電圧の反転レベルが電源電圧に大
きく依存する。
特性図であるが、入力電圧の反転レベルが電源電圧に大
きく依存する。
本発明の目的は、前記欠点が解決され、電源１圧が変動
しても、入力反転電圧が変動しないよそにした半導体集
積回路を提供することにある。
しても、入力反転電圧が変動しないよそにした半導体集
積回路を提供することにある。
本発明の半導体集積回路の構成は、入力信号カケートに
印加されるＭＯＳトランジスタと直列ｅＳ定電流素子が
設けられていることを特徴とする。
印加されるＭＯＳトランジスタと直列ｅＳ定電流素子が
設けられていることを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の半導体集積Ｅ路の回路
図である。第２図は第１図の回路の入力反転電圧の電源
電圧依存性を示す特性図である。
図である。第２図は第１図の回路の入力反転電圧の電源
電圧依存性を示す特性図である。
第３図は第１図の回路の入力初段の入出力電圧生性を示
す特性図である。第１図において、本実が例の半導体集
積回路は、入力電圧Ａがゲートに１加されるＮチャネル
ＭＯＳトランジスタＴＮ１と、これに並列接続されたＮ
チャネルＭＯＳトランうスタＴＳ、２と、トランジスタ
Ｔ ｈ’＋に直列接続され人ＰチャネルＭＯ８）ランシ
スタＴＰＩ、テプレッション型ＭＯ８，トランジスタＴ
ＤＩと、共通接続点から出力信号Ｂを出力するＰ、Ｎチ
ャネルＭＯＳトランジスタＴＰ３１ ＴＮ３とを備えて
いる。トランジスタＴＰＩ、 ＴＮ２のゲートは接続さ
れ、トランジスタＴｏｔのゲートは接点Ｐに接続され、
トランジスタＴＰ３＋ ＴＮ３のり−トも接点Ｐに接続
されている。ここで、トランジスタＴ’Ｄ＋は、定電流
素子として働く。入力信号Ａは初段ＮＯＲゲートの反転
によって、入力反転電圧が決定されるが、ゲートをＮＯ
Ｒゲートの出力に接続したデプレッショントランジスタ
ＴＤ１を負荷として使用することで、定電流特性を示し
、第２図に示すように入力反転電圧は電源電圧にほとん
ど依存しない。
す特性図である。第１図において、本実が例の半導体集
積回路は、入力電圧Ａがゲートに１加されるＮチャネル
ＭＯＳトランジスタＴＮ１と、これに並列接続されたＮ
チャネルＭＯＳトランうスタＴＳ、２と、トランジスタ
Ｔ ｈ’＋に直列接続され人ＰチャネルＭＯ８）ランシ
スタＴＰＩ、テプレッション型ＭＯ８，トランジスタＴ
ＤＩと、共通接続点から出力信号Ｂを出力するＰ、Ｎチ
ャネルＭＯＳトランジスタＴＰ３１ ＴＮ３とを備えて
いる。トランジスタＴＰＩ、 ＴＮ２のゲートは接続さ
れ、トランジスタＴｏｔのゲートは接点Ｐに接続され、
トランジスタＴＰ３＋ ＴＮ３のり−トも接点Ｐに接続
されている。ここで、トランジスタＴ’Ｄ＋は、定電流
素子として働く。入力信号Ａは初段ＮＯＲゲートの反転
によって、入力反転電圧が決定されるが、ゲートをＮＯ
Ｒゲートの出力に接続したデプレッショントランジスタ
ＴＤ１を負荷として使用することで、定電流特性を示し
、第２図に示すように入力反転電圧は電源電圧にほとん
ど依存しない。
第３図に示すように、入力初段の入力電圧Ａの反転レベ
ルは、電源電圧の大、中、小によって、あまり変動する
ことがない。
ルは、電源電圧の大、中、小によって、あまり変動する
ことがない。
第４図は本発明の第２の実施例の半導体集積回路を示す
回路図である。第４図において、本実施例の半導体集積
回路は、ＭＯＳトランジスタＴＩ 、ｒｏｍ、 Ｔ ２
の直列体からなるインバータと、図示されていないが第
１図のトランジスタＴ、３゜ＴＮ３とを備えている。以
下の実施例において、すべてこの部分が省略されている
。ここで、トランジスタＴ Ｄｉは、デプレッション型
である。
回路図である。第４図において、本実施例の半導体集積
回路は、ＭＯＳトランジスタＴＩ 、ｒｏｍ、 Ｔ ２
の直列体からなるインバータと、図示されていないが第
１図のトランジスタＴ、３゜ＴＮ３とを備えている。以
下の実施例において、すべてこの部分が省略されている
。ここで、トランジスタＴ Ｄｉは、デプレッション型
である。
第５図は本発明の第３の実施例の回路図でありデプレッ
ション型のＭＯＳトランジスタＴ’ｂ＋とＭＯＳトラン
ジスタＴＩ、Ｔ２との直列体からなるインバータを備え
ている。
ション型のＭＯＳトランジスタＴ’ｂ＋とＭＯＳトラン
ジスタＴＩ、Ｔ２との直列体からなるインバータを備え
ている。
第６図は本発明の第４の実施例の回路図でありデプレッ
ション型のＭＯＳトランジスタＴＤＩと、ＭＯＳトラン
ジスタＴ１〜Ｔ４とからなる２ＮＡＮＤゲートを備えて
いる。
ション型のＭＯＳトランジスタＴＤＩと、ＭＯＳトラン
ジスタＴ１〜Ｔ４とからなる２ＮＡＮＤゲートを備えて
いる。
第７図は本発明の第５の実施例の回路図でありデプレッ
ション型のＭＯＳトランジスタＴ。１と、ＭＯＳトラン
ジスタＴ１〜Ｔ４とからなる２ＮＡＮＤゲートを備えて
いる。
ション型のＭＯＳトランジスタＴ。１と、ＭＯＳトラン
ジスタＴ１〜Ｔ４とからなる２ＮＡＮＤゲートを備えて
いる。
第８図は本発明の第６の実施例の回路図でありデプレッ
ション型のＭＯＳトランジスタＴ。１とＭＯＳトランジ
スタＴ１〜Ｔ４とからなる２ＮＯＲゲートを備えている
。
ション型のＭＯＳトランジスタＴ。１とＭＯＳトランジ
スタＴ１〜Ｔ４とからなる２ＮＯＲゲートを備えている
。
第９図は本発明の第７の実施例の回路図であり、テ′プ
レッション型のＭＯＳトランジスタＴＤ１．ＭＯ８）ラ
ンシスタＴ１〜Ｔ４からなる２ＮＯＲゲートを備えてい
る。
レッション型のＭＯＳトランジスタＴＤ１．ＭＯ８）ラ
ンシスタＴ１〜Ｔ４からなる２ＮＯＲゲートを備えてい
る。
以上に説明したように、本発明は信号入力回路の入力初
段回路に定電流抵抗、特にデプレッション・トランジス
タを持つことで、電源電圧依存性がなくなり、さらに電
源電圧の高いところ、低いところで電源グランドの雑音
（ノイズ）による入力反転電圧の特性悪化を防ぐという
効果がある。
段回路に定電流抵抗、特にデプレッション・トランジス
タを持つことで、電源電圧依存性がなくなり、さらに電
源電圧の高いところ、低いところで電源グランドの雑音
（ノイズ）による入力反転電圧の特性悪化を防ぐという
効果がある。
第１図は本発明の第１の実施例の半導体集積回路を示す
回路図、第２図は第１図の回路の入力反転電圧、電源電
圧依存性を示す特性図、第３図は第１図の回路の入力反
転レベルを示す特性図、第４図乃至第９図は本発明のそ
れぞれ第２乃至第７の実施例の半導体集積回路を示す回
路図、第１０図は従来回路を示す回路図、第１１図、第
１２図はいずれも第１０図の特性図である。 Ａ、Ａ’・・・・・・入力信号、Ｂ、Ｂ’・・・・・・
出力信号、ＴＮＩＩ ＴＭ０１ ＴＭ３１ ＴＮＩ
ｒ Ｔｌ ｒ ＴＮ３ ・・・・・・Ｎチャネルエ
ンハンスメントＭＯＳトランジスタ、ＴＰＩ・ＴＰ２・
ＴＰＩ ・ＴＰ２ ・Ｔ’ｐ３ °−−−−−Ｐ
チャネルエンハンスメン）ＭＯＳトランジスタ、ＴＤＩ
・・・・・・ＮチャネルテフレッンヨンＭＯ８トランジ
スタ、Ｐ、Ｐ’・・・・・・回路中の接点、Ｔｌ、・・
Ｔ４・・・・・・ＭＯＳトランジスタ。
回路図、第２図は第１図の回路の入力反転電圧、電源電
圧依存性を示す特性図、第３図は第１図の回路の入力反
転レベルを示す特性図、第４図乃至第９図は本発明のそ
れぞれ第２乃至第７の実施例の半導体集積回路を示す回
路図、第１０図は従来回路を示す回路図、第１１図、第
１２図はいずれも第１０図の特性図である。 Ａ、Ａ’・・・・・・入力信号、Ｂ、Ｂ’・・・・・・
出力信号、ＴＮＩＩ ＴＭ０１ ＴＭ３１ ＴＮＩ
ｒ Ｔｌ ｒ ＴＮ３ ・・・・・・Ｎチャネルエ
ンハンスメントＭＯＳトランジスタ、ＴＰＩ・ＴＰ２・
ＴＰＩ ・ＴＰ２ ・Ｔ’ｐ３ °−−−−−Ｐ
チャネルエンハンスメン）ＭＯＳトランジスタ、ＴＤＩ
・・・・・・ＮチャネルテフレッンヨンＭＯ８トランジ
スタ、Ｐ、Ｐ’・・・・・・回路中の接点、Ｔｌ、・・
Ｔ４・・・・・・ＭＯＳトランジスタ。
Claims (1)
- 入力信号がゲートに印加されるＭＯＳトランジスタと直
列に定電流素子が設けられていることを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023513A JPH03227115A (ja) | 1990-01-31 | 1990-01-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023513A JPH03227115A (ja) | 1990-01-31 | 1990-01-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03227115A true JPH03227115A (ja) | 1991-10-08 |
Family
ID=12112532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023513A Pending JPH03227115A (ja) | 1990-01-31 | 1990-01-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03227115A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008072197A (ja) * | 2006-09-12 | 2008-03-27 | Renesas Technology Corp | 半導体集積回路装置 |
| CN110032827A (zh) * | 2019-04-30 | 2019-07-19 | 清华大学 | 基于代数弹性网正则化方法的电流元三维反演方法 |
-
1990
- 1990-01-31 JP JP2023513A patent/JPH03227115A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008072197A (ja) * | 2006-09-12 | 2008-03-27 | Renesas Technology Corp | 半導体集積回路装置 |
| CN110032827A (zh) * | 2019-04-30 | 2019-07-19 | 清华大学 | 基于代数弹性网正则化方法的电流元三维反演方法 |
| CN110032827B (zh) * | 2019-04-30 | 2020-12-18 | 清华大学 | 基于代数弹性网正则化方法的电流元三维反演方法 |
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