JPH0322738A - ４相ｐｓｋ復調器におけるａｆｃ回路の制御電圧発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ シンボルレートの２倍速のクロックで復調シンボルデー
タをサンプリングしてデータ処理する４相ＰＳＫ復調器
における自動周波数制御回路の制御電圧発生回路に関し
、 ２倍速クロックによるサンプリングデータでも動作可能
なＡＦＣ回路用の制御電圧発生回路を提供することによ
り、安定なＡＦＣ動作を保証しつつ、４相ＰＳＫ復調器
の回路規模の小型化を図ることを目的とし、 ２倍速クロックでサンプリングした復調シンボルデータ
に基づき４倍速クロックでサンプリングした場合の復調
シンボルデータの欠落部分を補間演算することによ・り
、２倍速クロックの復調シンボルデータから４倍速クロ
ックの復調シンボルデータを作成するデータ作成部と、
このデータ作成部で作成された４倍速クロックの復調シ
ンボルデータに基づき自動周波数制御回路の局部発振器
に用いる制御電圧を発生する４倍速ク ロック動作型制御電圧発生部とを具備してなる。

［産業上の利用分野］ 本発明は４相ＰＳＫ復調器におけるＡＦＣ　（自動周波
数制御）回路の制御電圧発生回路に関する。

４相ＰＳＫ復調器では、同期検波用の基準搬送波を発生
する局部発振器の発振周波数を，受信ＰＳＫ波の周波数
変動に追従させる必要があり、この目的のためにＡＦＣ
回路が設けらている。このＡＦＣ回路は安定に動作する
ことが必要とされている。

［従来の技術］ 従来の一般的な４相ＰＳＫ復調器の構成例が第７図に示
される．図中、２１は４相直交検波器、２２はＡ／Ｄ変
換器、２３はディジタル・トランスバーサルフィルタか
らなる等化器、２４は搬送波再生回路、２５はＡＦＣ制
御電圧発生回路、２６はループフィルタ、２７は電圧制
御発振器、２８はシンボルタイミング再生回路である。

この４相ＰＳＫ復調器においては、入力された４相ＰＳ
Ｋ変調信号は４相直交検波器２１で検波されてベースバ
ンド帯のＩ軸信号（同相信号）とＱ軸信号（直交信号）
が分離される。この■軸信号とＱ軸信号はＡ／Ｄ変換器
２２でディジタル信号に変換された後に、等化器２３で
線路等化されて■チャネルとＱチャネルのディジタル等
化出力が得られ、これらのディジタル等化出力に基づい
て搬送波再生回路２４でＩ軸データとＱ軸データとが再
生識別されて出力される。

この４相ＰＳＫ復調器では、入力信号周波数に対して局
部発振周波数が数１０ＫＨ．以上の偏差が生じた場合、
搬送波再生回路２４は正常に機能しない。そこで自動周
波数制御を行って局部発振周波数を、搬送波再生回路２
４が正常に動作できる周波数に変化させる必要がある。

これを行うために、等化器２３のディジタル等化出力を
ＡＦＣ制御電圧発生回路２５に入力して周波数偏差に比
例した誤差信号を求め、この誤差信号を制御電圧として
用いてその高周波成分をループフィルタ２６で除去した
後に、復調器の局部発振器としての電圧制御発振器２７
に与え、それにより４相直交検波器２ｌの局部発振周波
数ｆ０を制御して入力４相変調波の搬送波の周波数ｆｃ
に追従するようにしている。

また、この復調器の各部の動作は、シンボルタイミング
再生回路２８が等化器２３の出力に基づいて生成したシ
ンボルタイミングクロックＣＬＫ１、ＣＬＫ４・・・を
用いて行われる。ここでクロックＣＬＫＩはシンボルレ
ートの４倍速のクロックであり、Ａ／Ｄ変換器２２、等
化器２３、搬送波再生回路２４、ＡＦＣ制御電圧発生回
路２５等の動作クロックとして用いられる。

ＡＦＣ制御電圧発生回路２５としては種々の構成のもの
が知られており、例えば第８図に示されるような回路も
提案されている。このＡＦＣ制御電圧発生回路２５にお
いては、等化器２３でディジタル等化されたＩ軸および
Ｑ軸信号をラッチ回路４ｌでラッチし、４逓倍器４２で
位相を４逓倍し、さらに周波数弁別器４３で周波数偏差
を弁別し、弁別した偏差出力をラッチ回路４４でラッチ
し、ラッチした値をＤ／Ａ変換器４５でアナログ信号に
変換して、局部発振器２７に与える制御電圧ＶＣを発生
する。

周波数弁別器４３は、遅延回路４３１、４３２、乗算器
４３３、４３４、減算器４３５等で構成される公知の回
路であり、第１２図に示されるように、Ｉ軸信号をｓｉ
ｎ　（θ＋Δω）、Ｑ軸信号をｃｏｓ　（θ＋△ωｔ）
どした場合．減算器４３５の出力にｓｉｎ（Δωｔ）の
周波数偏差信号を得るものである。

ラッチ回路４ｌのラッチ動作及び周波数弁別器４３の遅
延回路４３１、４３２の遅延動作は、クロック処理回路
４６からの第９図に示すクロックＣＬＫ２にて動作し、
ラッチ回路４４の動作は、データ抽出用クロック発生回
路４７からのクロックＣＬＫ３にて行われる。

このクロック処理回路４６及びデータ抽出用クロック発
生回路４７のクロック発生について説明すると、クロッ
ク処理回路４６では、シンボルタイミング再生回路２８
からのシンボルレートの４倍のサンプルクロックＣＬＫ
Ｉと、ゼロクロス点のクロックＣＬＫ４とを入力し、ナ
ンド回路４６１及びフリップフロップ４６２にて、４倍
のサンプルクロックＣＬＫ　１の内、ゼロクロス点を除
いたクロック、即ち、アイパターンの開いた部分とその
両側のクロックＣＬＫ２を発生してラッチ回路４ｌと周
波数弁別器４３とデータ抽出用クロック発生回路４７に
与える。

データ抽出用クロック発生回路４７では、シンボルタイ
ミング再生回路２８からの４倍のサンプルクリックＣＬ
ＫＩと、ゼロクロス点のクロックＣＬＫ４と、クロック
処理回路４６の出力クロックＣＬＫ２に基づき、シフト
レジスタ４７１、ナンド回路４７２、フリップフロップ
４７３を用い、クロックＣＬＫ２に同期したアイパター
ンの開いた部分のクロックと次のクロックのみとからな
るクロックＣＬＫ３を発生し、ラッチ回路４４に与える
。

従って、第９図に示す如く，４倍のサンプルクロックＣ
ＬＫ　１にてＡ／Ｄ変換器２２でサンプリングされた入
力信号Ｄ１は、クロックＣＬＫ２により、ラッチ回路４
ｌにてラッチされたデータ信号Ｄ２となり、さらに４逓
倍器４２にて位相が４逓倍されたデータ信号Ｄ３となり
、遅延回路４３ｌ、４３２でｌクロック分遅延されたデ
ータ信号Ｄ４となり、乗算器４３３、４３４で信号Ｄ３
と信号Ｄ４が乗算されて信号Ｄ５となり、減算器４３５
から周波数弁別出力信号Ｄ６としてラッチ回路４４に出
力され、ラッチ回路４４では、クロックＣＬＫ２に同期
したクロックＣＬＫ８にてラッチされた信号Ｄ７となり
、Ｄ／Ａ変換器４５にてアナログ信号に変換され局部発
振器の制御電圧ｖｃとして出力される。

４逓倍器４２は復調データの４相の位相をｌ相に統一す
ることで周波数情報を安定に抽出できるようにするため
のものである。すなわち、無変調時には、周波数弁別器
４２に人力するＩ軸、Ｑ軸の各データには、伝送される
位相情報と周波数差に応じた周波数情報の２つの成分の
情報が含まれることになる。一方、周波数弁別器４３に
おいて必要とするデータは周波数情報のみである。

そこで、位相情報を削除するために４逓倍器４２を用い
る。いま、■軸、Ｑ軸の各データには位相情報が含まれ
ていると、データは第１ｌ図のイ、ロ、ハ、二に示す４
点となり、変調している場合は、この４点がランダムに
変化する。これらのデータの角度θｌ〜θ４をそれぞれ
４倍すると各データはホ点に集まり、位相情報は削除さ
れる。即ち、４逓倍器４２を用いることで周波数弁別器
４３に入力するデータは周波数情報のみとなる。

［発明が解決しようとする課題］ 上述の４相ＰＳＫ復調器用のＡＦＣ制御電圧発生回路２
５はシンボルレートの４倍速クロックで動作するように
設計されており、したがってＡ／Ｄ変換器２２では４倍
速クロックを用いて４相直交検波器２ｌからのアナログ
復調信号をサンプリングし、その４倍速クロックのディ
ジタルデー夕をＡＦＣ制御電圧発生回路２５に供給して
いる。

一方、４相ＰＳＫ復調器の他の回路部分では、かかる４
倍速データを必ずしも必要とはしておらず、特に搬送波
再生回路２４は本来、シンボルのアイ開口部中央点とゼ
ロクロス点をサンプリングした２倍速データに基づいて
動作するよう設計されており、このためＡ／Ｄ変換器２
２からの４　１ｇ速データを２倍速データに変換するた
めの回路を内部に付加回路として備えている。よって回
路規模がその分だけ大きくなっている。

このため復調器を原則的には２倍速クロックで動作する
ように回路設計できれば回路親模を全体として削減でき
るが、その場合には従来のＡＦＣ制御電圧発生回路は正
常に動作せず、ＡＦＣ機能の安定な動作を保証できない
。

したがって本発明の目的は、２倍速クロックによるサン
プリングデータでも動作可能なＡＦＣ回路用の制御電圧
発生回路を提供し、それによりＡＦＣ機能の安定な動作
を保証しながら、４相ＰＳＫ復調器の回路規模の小型化
を図ることにある。

［課題を解決するための手段１ 第１図は本発明に係る原理説明図である。

本発明に係る４相ＰＳＫ復調器におけるＡＦＣ回路の制
御電圧発生回路は、シンボルレートの２倍速のクロック
で復調シンボルデータをサンプリングしてデータ処理す
る４相ＰＳＫ復調器において、２倍速クロックでサンプ
リングした復調シンボルデータに基づき４倍速クロック
でサンプリングした場合の復調シンボルデータの欠落部
分を補間演算することにより、２倍速クロックの復調シ
ンボルデータから４倍速クロックの復調シンボルデータ
を作成するデータ作成部７１と、データ作成部７１で作
成された４倍速クロックの復調シンボルデータに基づき
自動周波数制御回路の局部発振器７５に用いる制御電圧
ＶＣを発生する４倍速クロック動作型制御電圧発生部７
２とを具備してなる。

［作用］ データ作成部７１は２倍速クロックの復調シンボルデー
タに基づきアイパターン開口部中央点の両側のデータを
演算により求め、この演算データを用いて補間すること
により等価的な４倍速クロックの復調データを作成する
。この等価的４倍速クロック復調データで４倍速クロッ
ク動作型制御電圧発生部７２を動作することにより、２
倍速クロック復調シンボルデータに基づきＡＦＣ回路の
局部発振器７５用の制御電圧■。を発生して安定したＡ
ＦＣ動作を行わせることができる。

［実施例］ 以下、図面を参照して本発明の実施例を説明する。第２
図は本発明の一実施例としての４相ＰＳＫ復調器におけ
るＡＦＣ制御電圧発生回路を示すブロック図である。こ
の実施例回路は第７図の４相ＰＳＫ復調器のＡＦＣ制御
電圧発生回路２５部分に置かれるものであり、この実施
例の場合、Ａ／Ｄ変換器２２は、シンボルレートの２倍
速のクロックで復調信号をサンプリングして、この２倍
速データを等化器２３を介して搬送波再生回路、シンボ
ルタイミング再生回路およびＡＦＣ制御電圧発生回路に
供給している。

第２図において、ｌはデータ作成回路、２は４倍速クロ
ック動作型ＡＦＣ制御電圧発生回路である。データ作成
回路２は、２倍速クロックでサンプリングされたＩ軸お
よびＱ軸データが等化器２３から人力され、これを４倍
速クロックでサンプリングした場合と等価なＩ軸および
Ｑ軸データに変換して出力するものである。また４倍速
クロック動作型のＡＦＣ制御電圧発生回路２としては前
述の第８図図示の回路を用いることができる。

データ作成回路１の各チャネル（■またはＱチャネル）
分の回路構成が第３図に示される。図示の如く、入力デ
ータをラッチする２段のラッチ回路１１．１２、演算器
ｌ３、セレクタｌ４、ラッチ回路ｌ５を含み構成されて
いる。

この実施例回路の動作が第４図のタイムチャートを参照
して以下に説明される。この第４図はデータ作成回路ｌ
の各部信号のタイムチャートである。データ作成回路ｌ
に入力されるデータＤ１ｌは２倍速クロックでサンプリ
ングされた２サンプルデータであり、シンボルデータ列
のゼロクロス点とアイ開口中央点のサンプリングデータ
からなる。この入力データＤｌｌをラッチ回路ｌ１によ
りクロックＣＬＫｌｌのタイミングで順次ラッチするこ
とにより出力データＤＩ２を生成する。

クロックＣＬＫＩＩは４倍速クロックを３クロック置き
に１クロック欠いたものであり、出力データＤＩ２は入
力データ１１のゼロクロスデータを１点で、またアイ開
口中央点データを２点で打ち抜いたものとなる。

このラッチ回路１１の出力データ１１をさらにラッチ回
路ｌ２によりクロック１２のタイミングで打ち抜くこと
により出力データＤｌ３を生成する。クロックｌ２はシ
ンボルレートの４倍速のクロックであり、このクロック
ＣＬＫ　１　２で打ち抜かれた出力データは４サンプル
データとなるが、ゼロクロデー夕を除く３つのデータは
全て同値のアイ開口部中央点データとなる。

この出力データＤｌ３は２分岐され、一方は演算器１１
３を介して、他方は直接にセレクタ１４に人力される。

演算器１３はアイ開口部中央点データに基づき、その中
央点の両側のデータＤ１４を作成する回路であり、例え
ばＲＯＭテーブル等で構成することが可能である。

セレクタｌ４はクロックＣＬＫｌ３のタイミングで入力
データＤｌ３、Ｄ１４を交互に切り換えつつ選択し、こ
れを出力する回路である。従ってその出力データＤｌ５
はアイ開口部中央点データの両側に、演算器１３により
作成されたアイ開口部中央点両ｍ１１データが並ぶ形の
等価的な４サンプルデータとなる。この出力データＤ１
５をラッチ回路１６でクロックＣＬＫ　ｌ　４によりタ
イミング合わせして４サンプルデータＤｌ６として後段
の４倍速クロック動作型ＡＦＣ制御電圧発生回路２に送
る。

これにより実施例のＡＦＣ制御電圧発生回路は２サンプ
ルデータに対しても４サンプルデータが入力したものと
同等な状態となり、ＡＦＣｍ能は安定な動作が保証され
る。

本発明の実施にあたっては種々の変形形態が可能である
。例えば４倍速クロック動作型のＡＦＣ制御電圧発生回
路の構成は第８図に示したものに限られるものではなく
、例えば第５図に示されるような構成のものとすること
も可能である。この変形例回路の全体的な動作は第８図
の回路で説明したものとほぼ同じなので、詳細な説明は
省略するものとし、ここではデータ抽出用クロック発生
回路６につき、第６図を用いて説明する。

第５図では、シンボルタイミング再生回路２８からの、
４倍のサンプルクロックＣＬＫｌをノット回路。６０、
６ｌを介してフリップフロップ６２、６３のクロックと
して供給し、またノット回路６０にて反転したクロック
をナンド回路６５に供給する。

一方、シンボルタイミング再生回路２８からのゼロクロ
ス点のクロックＣＬＫ４をフリップフロップ６２に入力
し、４倍のサンプルクロックの１クロック分遅延した出
力信号Ｓ３をフリップフロップ６３にて更に４倍のサン
プルク ロックの１クロック分遅延した出力信号Ｓ４をオア回路
６４に入力し、論理和をとった出力信号Ｓ５をナンド回
路６５に人力し、出力より，アイパターンの開いた部分
とその次の部分のクロックＣＬＫ６を発生し、ラッチ回
路４４に供給する。

このような構成とした場合，第８図のクロック処理回路
４６の出力と同期をとるために設けたシフトレジスタ４
ｌを用いたデータ抽出用クロック発生回路４７に比し、
回路規模は小さい。また第８図のラッチ回路４ｌ及びク
ロック処理回路４６は不要となるので、回路規模は更に
小さくなる。

［発明の効果］ 本発明によれば、４相ＰＳＫ復調器において、復調シン
ボルデータをシンボルレートの２倍速クロックでサンプ
リングした２サンプルデータでもＡＦＣ用制御電圧発生
回路を安定に動作させることが可能となり、この結果、
搬送波再生回路等の構成を２サンプルデータ用の小型な
ものとすることができ、ＰＳＫ復調器の回路規模を全体
として小型化することができる。

【図面の簡単な説明】

第１図は本発明に係る原理説明図、 第２図は本発明の一実施例としてのＡＦＣ回路の制御電
圧発生回路を示すブロック図、第３図は第２図実施例回
路のデータ作成回路の詳細な構成を示すブロック図、 第４図はデータ作成回路の各部信号のタイムチャート、 第５図は本発明の変形例としての４倍速クロック動作型
ＡＦＣ制御電圧発生回路部分のブロック図、 第６図は変形例回路の各部信号のタイムチャート、 第７図は一般的な４相Ｐ　Ｓ　Ｋ　復調器のブロック図
、 第８図はＡＦＣ制御電圧発生回路の構成例を示す図、 第９図は第８図のＡＦＣ制御電圧発生回路の各部信号の
タイムチャート、 第１０図は第８図のクロック処理回路およびデータ処理
抽出用クロック発生回路のタイムチャート、 第１１図は４逓倍器にてデータの位相情報を削除する原
理の説明図、および、 第１２図は周波数弁別器の出、力動作の説明図である。 図において、 １・・・データ作成回路 ２・・・４倍速クロック動作形ＡＦＣ制御電圧発生回路 １１，１２、ｌ５、４１，４４ １　３　・　・ ｌ　４　・　・ ２　１　・　・ ２　２　・　・ ２　３　・　・ ２　４　・　・ ２　５　−　・ ２　６　・　・ ２　７　・　・ ２　８　・　・ ４２　・　・ ４３　・　・ ４　５　・　・ ４　６　・　・ ６、　４７

Claims (1)

1. 【特許請求の範囲】 シンボルレートの２倍速のクロックで復調シンボルデー
   タをサンプリングしてデータ処理する４相ＰＳＫ復調器
   において、 ２倍速クロックでサンプリングした復調シンボルデータ
   に基づき４倍速クロックでサンプリングした場合の復調
   シンボルデータの欠落部分を補間演算することにより、
   ２倍速クロックの復調シンボルデータから４倍速クロッ
   クの復調シンボルデータを作成するデータ作成部（７１
   ）と、該データ作成部（７１）で作成された４倍速クロ
   ックの復調シンボルデータに基づき自動周波数制御回路
   の局部発振器（７５）に用いる制御電圧を発生する４倍
   速クロック動作型制御電圧発生部（７２）と を具備してなる４相ＰＳＫ復調器における自動周波数制
   御回路の制御電圧発生回路。