JPH03227525A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH03227525A JPH03227525A JP2307990A JP2307990A JPH03227525A JP H03227525 A JPH03227525 A JP H03227525A JP 2307990 A JP2307990 A JP 2307990A JP 2307990 A JP2307990 A JP 2307990A JP H03227525 A JPH03227525 A JP H03227525A
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- thin film
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- polycrystalline
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明は、ＬＤＤ構造を有する薄膜トランジスタの製造
方法に関するものである。
方法に関するものである。
本発明は、上記の様な薄膜トランジスタの製造方法にお
いて、半導体薄膜への不純物の導入をゲート電極とその
側壁のスペーサとをマスクにして行い、その後に熱処理
を行うことによって、簡単な工程でＬＤＤ構造を実現す
ることができ、しかも短チ中ネルトランジスタも製造す
ることができる様にしたものである。
いて、半導体薄膜への不純物の導入をゲート電極とその
側壁のスペーサとをマスクにして行い、その後に熱処理
を行うことによって、簡単な工程でＬＤＤ構造を実現す
ることができ、しかも短チ中ネルトランジスタも製造す
ることができる様にしたものである。
薄膜トランジスタは、高集積化されたＳＲＡＭの負荷素
子等として有望視されている。ところが、薄膜トランジ
スタの活性層、つまりソース・ドレイン領域及びチャネ
ル形成領域が形成される層は、−Ｃに、多結晶半導体薄
膜によって形成されている。
子等として有望視されている。ところが、薄膜トランジ
スタの活性層、つまりソース・ドレイン領域及びチャネ
ル形成領域が形成される層は、−Ｃに、多結晶半導体薄
膜によって形成されている。
このため、薄膜トランジスタのオフ時のリーク電流を低
減させることが重要になっている。そして、そのための
一つの方法として、薄膜トランジスタをＬＤＤ構造にし
て、ドレイン領域の電界を緩和することが有効であると
されている。
減させることが重要になっている。そして、そのための
一つの方法として、薄膜トランジスタをＬＤＤ構造にし
て、ドレイン領域の電界を緩和することが有効であると
されている。
この様なＬＤＤ構造を実現するために、従来は、まずゲ
ートｔｉのみをマスクにして半導体ｙＩｊＩｌａ内へ不
純物を導入し、更にゲート絶縁膜の側壁にスペーサを形
成し、このスペーサとゲート電極とをマスクにして再び
半導体薄膜内へ不純物を導入していた。
ートｔｉのみをマスクにして半導体ｙＩｊＩｌａ内へ不
純物を導入し、更にゲート絶縁膜の側壁にスペーサを形
成し、このスペーサとゲート電極とをマスクにして再び
半導体薄膜内へ不純物を導入していた。
しかし、ＬＤＤ構造を実現するためには、上述の説明か
らも明らかな様に、不純物の導入を２回行う必要があり
、その分だけ製造工程が？Ｊ［９ｉ１である。
らも明らかな様に、不純物の導入を２回行う必要があり
、その分だけ製造工程が？Ｊ［９ｉ１である。
しかも、スペーサ下へも不純物を導入した状態で、ソー
ス・ドレイン領域の活性化等のための熱処理を行うと、
ゲート電極の直下へも不純物が拡散してしまう、従って
、上述の様な従来の方法では、短チヤネルトランジスタ
を製造することが難しい。
ス・ドレイン領域の活性化等のための熱処理を行うと、
ゲート電極の直下へも不純物が拡散してしまう、従って
、上述の様な従来の方法では、短チヤネルトランジスタ
を製造することが難しい。
（課題を解決するための手段〕
本発明による薄膜トランジスタの製造方法は、半導体薄
膜１３上にゲート絶縁膜１４を介してゲート電極１５を
形成し、前記ゲート電極１５の側壁にスペーサ１６を形
成し、前記ゲート電極１５と前記スペーサ１６とをマス
クにして前記半導体薄膜１３内へ不純物１７を導入し、
前記半導体薄膜１３を熱処理する様にしている。
膜１３上にゲート絶縁膜１４を介してゲート電極１５を
形成し、前記ゲート電極１５の側壁にスペーサ１６を形
成し、前記ゲート電極１５と前記スペーサ１６とをマス
クにして前記半導体薄膜１３内へ不純物１７を導入し、
前記半導体薄膜１３を熱処理する様にしている。
本発明による薄膜トランジスタの製造方法では、ゲート
電極１５のみをマスクにした不純物１７の導入を行って
いないが、半導体薄膜１３に対する熱処理によってスペ
ーサ１６下へ不純物１７を拡散させて、ＬＤＤ構造を実
、現することができる。
電極１５のみをマスクにした不純物１７の導入を行って
いないが、半導体薄膜１３に対する熱処理によってスペ
ーサ１６下へ不純物１７を拡散させて、ＬＤＤ構造を実
、現することができる。
しかも、スペーサ１６の幅や熱処理条件を選定すること
によって、ゲート電極１５の直下への不純物１７の拡散
を抑制することができる。
によって、ゲート電極１５の直下への不純物１７の拡散
を抑制することができる。
以下、本発明の第１〜第４実施例を、第１図〜第５図を
参照しながら説明する。
参照しながら説明する。
第１図及び第２図は、ｐチャネル薄膜トランジスタの製
造に通用した第１実施例を示している。
造に通用した第１実施例を示している。
この第１実施例では、第１Ａ図に示す様に、石英等から
成る基板１１上に８０００人程度０厚さのＳｉＯ□膜１
２と、４００人かまたは８００人程変形厚さの非晶質５
ｉＦｔ膜１３とを順次に形成する。
成る基板１１上に８０００人程度０厚さのＳｉＯ□膜１
２と、４００人かまたは８００人程変形厚さの非晶質５
ｉＦｔ膜１３とを順次に形成する。
そして更に、ゲート絶縁膜であるＳｉＯ□膜１４と、ゲ
ート電極である多結晶Ｓｉ膜１５と、ゲート電極の側壁
のスペーサであるＳｉｎ、膜１６とを、従来公知の方法
によって第１Ａ図に示す形状に形成する。
ート電極である多結晶Ｓｉ膜１５と、ゲート電極の側壁
のスペーサであるＳｉｎ、膜１６とを、従来公知の方法
によって第１Ａ図に示す形状に形成する。
なお、５ｉｆｔ膜１６の基底部での幅は、０．１５μｍ
程度にする。
程度にする。
次に、第１Ｂ図に示す様に、多結晶Ｓｉｌ＠１５とＳｉ
Ｏ□膜１６とをマスクにして非晶質Ｓｉ薄膜１３内へ不
純物１７をイオン注入することによって、不純物注入領
域１３ａを形成する。不純物１７としては、Ｂ”、ＢＰ
″ｚ 、Ｂ” ＋Ｓｉ＋等を用いる。
Ｏ□膜１６とをマスクにして非晶質Ｓｉ薄膜１３内へ不
純物１７をイオン注入することによって、不純物注入領
域１３ａを形成する。不純物１７としては、Ｂ”、ＢＰ
″ｚ 、Ｂ” ＋Ｓｉ＋等を用いる。
次に、非晶質Ｓｉ薄膜１３で固相結晶成長を行わせるた
めの６００℃程度のアニールを行って、第１Ｃ図に示す
様に、非晶質Ｓｉ薄膜１３を多結晶Ｓｉ薄膜１８にする
。
めの６００℃程度のアニールを行って、第１Ｃ図に示す
様に、非晶質Ｓｉ薄膜１３を多結晶Ｓｉ薄膜１８にする
。
そして更に、多結晶Ｓｉ薄膜１８の結晶性の向上とイオ
ン注入した不純物１７の活性化とのための１０００℃、
１０秒間の短時間アニールをＮ２雰囲気中で行って、ソ
ース・ドレイン領域１８ａを形成する。
ン注入した不純物１７の活性化とのための１０００℃、
１０秒間の短時間アニールをＮ２雰囲気中で行って、ソ
ース・ドレイン領域１８ａを形成する。
ところで、第２図は、高濃度のＢ゛注入領域に対して１
０秒間の短時間アニールを行った場合の、アニール温度
と拡散長との関係を示している。この第２図から、アニ
ール条件を選定することによって拡散長を制御可能であ
ることがわかる。
０秒間の短時間アニールを行った場合の、アニール温度
と拡散長との関係を示している。この第２図から、アニ
ール条件を選定することによって拡散長を制御可能であ
ることがわかる。
従って、上述の様な１０００℃、１０秒間の短時間アニ
ールによって、第１Ｃ図に示・す様に、５ｉ０２膜１６
の基底部の幅と同じ０．１５μｍだけ不純物１７が拡散
する。この結果、ＳｉＯ□膜１６下に低濃度のソース・
ドレイン領域１８ａが自動的に形成され、ＬＤＤ構造が
完成する。
ールによって、第１Ｃ図に示・す様に、５ｉ０２膜１６
の基底部の幅と同じ０．１５μｍだけ不純物１７が拡散
する。この結果、ＳｉＯ□膜１６下に低濃度のソース・
ドレイン領域１８ａが自動的に形成され、ＬＤＤ構造が
完成する。
これに対して、ＳｉＯ□膜１６下にも予め不純物１７を
イオン注入しておくと、ゲート電極である多結晶Ｓｉ膜
１５の直下へも不純物１７が拡散して、短チヤネルトラ
ンジスタを製造することができない。
イオン注入しておくと、ゲート電極である多結晶Ｓｉ膜
１５の直下へも不純物１７が拡散して、短チヤネルトラ
ンジスタを製造することができない。
第３図は、第２実施例を示している。この第２実施例で
は、第３Ａ図に示す様に、ＳｉＯ□膜１２上に形成した
非晶質Ｓｉｎ膜（図示せず）を多結晶Ｓｉ薄膜１８にし
、更にこの多結晶Ｓｉ薄膜１８の結晶性を向上させるた
めに、エキシマレーザ光２１の照射による１２００℃程
度のアニールを行う。
は、第３Ａ図に示す様に、ＳｉＯ□膜１２上に形成した
非晶質Ｓｉｎ膜（図示せず）を多結晶Ｓｉ薄膜１８にし
、更にこの多結晶Ｓｉ薄膜１８の結晶性を向上させるた
めに、エキシマレーザ光２１の照射による１２００℃程
度のアニールを行う。
その後、第３Ｂ図に示す様に、不純物（図示せず）を注
入してソース・ドレイン領域１８ａを形成するために、
ランプ光２２の５秒程度の照射による１０００℃程度の
アニールを行う。ランプ光２２としては、ハロゲンラン
プ光やアークランプ光等を用いる。
入してソース・ドレイン領域１８ａを形成するために、
ランプ光２２の５秒程度の照射による１０００℃程度の
アニールを行う。ランプ光２２としては、ハロゲンラン
プ光やアークランプ光等を用いる。
この様な第２実施例では、多結晶Ｓｉ薄膜１３を形成す
るために１２００℃程度という高温のアニールを行って
いるので、リーク電流、サブスレッショルドスイング、
移動度等の薄膜トランジスタの特性がよい。
るために１２００℃程度という高温のアニールを行って
いるので、リーク電流、サブスレッショルドスイング、
移動度等の薄膜トランジスタの特性がよい。
しかも、１２００℃程度という高温のアニールはエキシ
マレーザ光２１の照射によって行っており、エキシマレ
ーザ光２１は照射領域の主に表面近傍部分のみをアニー
ルする。従って、下地に別の素子が形成されている場合
でも、不純物の再分布や耐熱性の低い配線材料の劣化等
の問題が少ない。
マレーザ光２１の照射によって行っており、エキシマレ
ーザ光２１は照射領域の主に表面近傍部分のみをアニー
ルする。従って、下地に別の素子が形成されている場合
でも、不純物の再分布や耐熱性の低い配線材料の劣化等
の問題が少ない。
一方、ソース・ドレイン領域１８ａを形成するためのア
ニールは１０００℃程度と比較的低温であるので、上述
の様な下地への影響が元々少ない。
ニールは１０００℃程度と比較的低温であるので、上述
の様な下地への影響が元々少ない。
しかも、エキシマレーザ光２１は部分照射しかされない
が、ランプ光２２は一括照射される。そして、ゲート電
極である多結晶Ｓｉ膜１５がパターニングされた後のア
ニールはランプ光２２の照射によって行っているので、
合わせ精度やショット間のばらつき等の影響が少なく、
スループットも高い。
が、ランプ光２２は一括照射される。そして、ゲート電
極である多結晶Ｓｉ膜１５がパターニングされた後のア
ニールはランプ光２２の照射によって行っているので、
合わせ精度やショット間のばらつき等の影響が少なく、
スループットも高い。
また、多結晶Ｓｉ膜１５のパターニング後にエキシマレ
ーザ光２１の照射によるアニールを行うと、エキシマレ
ーザ光２１が多結晶Ｓｉ膜１５に斜めに照射された場合
、多結晶Ｓｉ膜１５の影の部分はアニールされない。し
かし、この第２実施例の様にランプ光２２を用いると、
基板１１側からの熱の伝導もあるので、アニールが均一
に行われる。
ーザ光２１の照射によるアニールを行うと、エキシマレ
ーザ光２１が多結晶Ｓｉ膜１５に斜めに照射された場合
、多結晶Ｓｉ膜１５の影の部分はアニールされない。し
かし、この第２実施例の様にランプ光２２を用いると、
基板１１側からの熱の伝導もあるので、アニールが均一
に行われる。
また、多結晶Ｓｉ膜１５や多結晶Ｓｉｎ膜１８を別の半
導体膜で被覆した状態でアニールを行う場合、エキシマ
レーザ光２１は単色光であるので被覆膜での干渉等によ
る損失を受けるが、ランプ光２２ではこの様な損失がな
い。
導体膜で被覆した状態でアニールを行う場合、エキシマ
レーザ光２１は単色光であるので被覆膜での干渉等によ
る損失を受けるが、ランプ光２２ではこの様な損失がな
い。
第４図は、第３実施例を示している。この第３実施例で
は、第４Ａ図に示す様に、基板１１上に８０００人程度
０厚さのＳｉＯ□膜１２を減圧ＣＶＤによって形成する
。そして、５ｉＯｚ膜１２上に形成した多結晶Ｓｔ薄膜
（図示せず）にＳｉ”２３を１×ｌ Ｑ Ｉ ５ Ｃｆ
１ｌ −Ｚ程度のドーズ量にイオン注入することによっ
て、この多結晶Ｓｉ薄膜を非晶質Ｓｉ薄膜１３にする。
は、第４Ａ図に示す様に、基板１１上に８０００人程度
０厚さのＳｉＯ□膜１２を減圧ＣＶＤによって形成する
。そして、５ｉＯｚ膜１２上に形成した多結晶Ｓｔ薄膜
（図示せず）にＳｉ”２３を１×ｌ Ｑ Ｉ ５ Ｃｆ
１ｌ −Ｚ程度のドーズ量にイオン注入することによっ
て、この多結晶Ｓｉ薄膜を非晶質Ｓｉ薄膜１３にする。
次に、第４Ｂ図に示す様に、非晶質Ｓｉ薄膜１３上に３
０００人程度０厚さの５ｉＯｚ膜２４を減圧ＣＶＤによ
って形成して、非晶質Ｓｉ薄膜１３をＳｉＯ□膜１２．
２４によって上下から挟持する。なお、５ｉＯｚ膜１２
．２４の代りに、５ｉＪ４膜を減圧ＣＶＤによって形成
してもよい。
０００人程度０厚さの５ｉＯｚ膜２４を減圧ＣＶＤによ
って形成して、非晶質Ｓｉ薄膜１３をＳｉＯ□膜１２．
２４によって上下から挟持する。なお、５ｉＯｚ膜１２
．２４の代りに、５ｉＪ４膜を減圧ＣＶＤによって形成
してもよい。
次に、非晶質Ｓｉ薄膜１３で固相結晶成長を行わせるた
めのアニールを行って、第４Ｃ図に示す様に、非晶質Ｓ
ｉ薄膜１３を多結晶Ｓｉ薄膜１８にする。
めのアニールを行って、第４Ｃ図に示す様に、非晶質Ｓ
ｉ薄膜１３を多結晶Ｓｉ薄膜１８にする。
その後、この多結晶Ｓｉ薄膜１８を活性層にして薄膜ト
ランジスタを製造する。
ランジスタを製造する。
この様な第３実施例では、減圧ＣＶＤによって形成され
たＳｉＯ□膜１２．２４によって非晶質Ｓｉ薄膜１３が
上下から挟持されているので、固相結晶成長時の核の発
生密度が高い。
たＳｉＯ□膜１２．２４によって非晶質Ｓｉ薄膜１３が
上下から挟持されているので、固相結晶成長時の核の発
生密度が高い。
このため、多結晶Ｓｉｌ膜１８の粒径が均一であり、短
チャネルの薄膜トランジスタで・も特性が均一である。
チャネルの薄膜トランジスタで・も特性が均一である。
しかも、アニール時間も少なくてよい。
また、Ｓｉｎ、膜２４の膜厚が薄く且つ汚染がなければ
、このＳｉｎ、膜２４をそのままゲート絶縁膜として使
用することができる。
、このＳｉｎ、膜２４をそのままゲート絶縁膜として使
用することができる。
なお、多結晶Ｓｉｌ膜１８の粒径が均一になるに連れて
、その粒径が小さくなり、移動度も低くなる。しかし、
多結晶Ｓｉｎ膜１８を形成するためのアニールの後に、
更にエキシマレーザ光等による高温短時間アニールを行
えば、４０ｃｕｔ／Ｖ・Ｓ程度の値は得ることができる
。
、その粒径が小さくなり、移動度も低くなる。しかし、
多結晶Ｓｉｎ膜１８を形成するためのアニールの後に、
更にエキシマレーザ光等による高温短時間アニールを行
えば、４０ｃｕｔ／Ｖ・Ｓ程度の値は得ることができる
。
第５図は、第４実施例を示している。この第４実施例で
は、第５Ａ図に示す様に、６００℃程度の温度のアニー
ルによる固相結晶成長によって４００人かまたは８０−
０変形度の厚さの多結晶Ｓｉ薄膜１８を形成し、この多
結晶５ｉｆｆ膜１８をアイランド状にバターニングする
。
は、第５Ａ図に示す様に、６００℃程度の温度のアニー
ルによる固相結晶成長によって４００人かまたは８０−
０変形度の厚さの多結晶Ｓｉ薄膜１８を形成し、この多
結晶５ｉｆｆ膜１８をアイランド状にバターニングする
。
次に、多結晶Ｓｔ薄膜１８の結晶性を向上させるための
１２００℃、５秒間程度の高温短時間アニールをＮ２＋
０□または０□雰囲気中で行う。この結果、第５Ｂ図に
示す様に、多結晶Ｓｉ薄膜１８の表面に熱酸化によるＳ
ｉＯ□膜２５膜形５される。
１２００℃、５秒間程度の高温短時間アニールをＮ２＋
０□または０□雰囲気中で行う。この結果、第５Ｂ図に
示す様に、多結晶Ｓｉ薄膜１８の表面に熱酸化によるＳ
ｉＯ□膜２５膜形５される。
次に、第５Ｃ図に示す様に、ＣＶＤによってＳｉＯ□膜
２６を所望の厚さまで堆積させる。そして、５ｉＯｚ膜
２５．２６をゲート絶縁膜とし、ゲート電極の形成以降
の工程を行う。
２６を所望の厚さまで堆積させる。そして、５ｉＯｚ膜
２５．２６をゲート絶縁膜とし、ゲート電極の形成以降
の工程を行う。
この様な第５実施例によれば、平坦性はよくないが膜質
がよい点で耐圧が高いＳｉＯ□膜２５膜形５質はよ（な
いが平坦性がよい点で耐圧が高い５ｉＯｚ膜２６との積
層膜をゲート絶縁膜としているので、ゲート絶縁膜の耐
圧が高い薄膜トランジスタを製造することができる。
がよい点で耐圧が高いＳｉＯ□膜２５膜形５質はよ（な
いが平坦性がよい点で耐圧が高い５ｉＯｚ膜２６との積
層膜をゲート絶縁膜としているので、ゲート絶縁膜の耐
圧が高い薄膜トランジスタを製造することができる。
〔発明の効果〕
本発明による薄膜トランジスタの製造方法では、ゲート
電極のみをマスクにした不純物の導入を行っていないの
で、簡単な工程でＬＤＤ構造を実現することができる。
電極のみをマスクにした不純物の導入を行っていないの
で、簡単な工程でＬＤＤ構造を実現することができる。
しかも、ゲート電極の直下への不純物の拡散を抑制する
ことができるので、短チヤネルトランジスタを製造する
ことができる。
ことができるので、短チヤネルトランジスタを製造する
ことができる。
第１図は本発明の一実施例を順次に示す側断面図、第２
図は熱処理温度と不純物の拡散長との関係を示すグラフ
、第３図〜第５図は夫々第２〜第４実施例を順次に示す
側断面図である。 なお図面に用いられた符号において、 １３−一一一・−−一−−・−一−−−−−・・・非晶
質Ｓｉ薄膜１４ ・−−−一−−−・−・−・・・−５
ｉＯ□膜１５−・・−・−・・−・・−・−多結晶Ｓｉ
膜１６ −−−−・・−・・−・−−−−−Ｓｉｎｇ膜
１７−・・−・・・−・・・・−・−不純物である。
図は熱処理温度と不純物の拡散長との関係を示すグラフ
、第３図〜第５図は夫々第２〜第４実施例を順次に示す
側断面図である。 なお図面に用いられた符号において、 １３−一一一・−−一−−・−一−−−−−・・・非晶
質Ｓｉ薄膜１４ ・−−−一−−−・−・−・・・−５
ｉＯ□膜１５−・・−・−・・−・・−・−多結晶Ｓｉ
膜１６ −−−−・・−・・−・−−−−−Ｓｉｎｇ膜
１７−・・−・・・−・・・・−・−不純物である。
Claims (1)
- 【特許請求の範囲】 半導体薄膜上にゲート絶縁膜を介してゲート電極を形成
し、 前記ゲート電極の側壁にスペーサを形成し、前記ゲート
電極と前記スペーサとをマスクにして前記半導体薄膜内
へ不純物を導入し、 前記半導体薄膜を熱処理する薄膜トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307990A JPH03227525A (ja) | 1990-02-01 | 1990-02-01 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2307990A JPH03227525A (ja) | 1990-02-01 | 1990-02-01 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03227525A true JPH03227525A (ja) | 1991-10-08 |
Family
ID=12100410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2307990A Pending JPH03227525A (ja) | 1990-02-01 | 1990-02-01 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03227525A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001332496A (ja) * | 2001-03-30 | 2001-11-30 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2001338877A (ja) * | 2001-03-30 | 2001-12-07 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US6534832B2 (en) | 1993-09-07 | 2003-03-18 | Semiconductor Energy Laboratory Co., Ltd. | Display device and glass member and substrate member having film comprising aluminum, nitrogen and oxygen |
| US6987283B2 (en) | 1993-03-12 | 2006-01-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device structure |
| US7038302B2 (en) | 1993-10-12 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Glass substrate assembly, semiconductor device and method of heat-treating glass substrate |
| US7148094B2 (en) | 1993-06-25 | 2006-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for its preparation |
| US7186601B2 (en) | 1994-08-26 | 2007-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device utilizing a catalyst material solution |
-
1990
- 1990-02-01 JP JP2307990A patent/JPH03227525A/ja active Pending
Cited By (8)
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