JPH03283626A - トランジスタの製造方法 - Google Patents
トランジスタの製造方法Info
- Publication number
- JPH03283626A JPH03283626A JP8438190A JP8438190A JPH03283626A JP H03283626 A JPH03283626 A JP H03283626A JP 8438190 A JP8438190 A JP 8438190A JP 8438190 A JP8438190 A JP 8438190A JP H03283626 A JPH03283626 A JP H03283626A
- Authority
- JP
- Japan
- Prior art keywords
- impurity
- gate electrode
- transistor
- semiconductor substrate
- polycrystalline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＬＤＤ構造を有するトランジスタの製造方法
に関するものである。
に関するものである。
本発明は、上記の様なトランジスタの製造方法において
、不純物の活性化処理を２段階で行い且つ第２の活性化
処理を所定方向からのエネルギ線の照射で行うことによ
って、少ない工程でＬＤＤ構造を実現することができ、
しかも微細なトランジスタでもＬＤＤ構造を容易に実現
することができる様にしたものである。
、不純物の活性化処理を２段階で行い且つ第２の活性化
処理を所定方向からのエネルギ線の照射で行うことによ
って、少ない工程でＬＤＤ構造を実現することができ、
しかも微細なトランジスタでもＬＤＤ構造を容易に実現
することができる様にしたものである。
トランジスタのドレイン電界を緩和してリーク電流やホ
ットキャリア効果等を低減させるために、ＬＤＤ構造が
採用されている。
ットキャリア効果等を低減させるために、ＬＤＤ構造が
採用されている。
このＬＤＤ構造を実現するために、従来は、ＬＤＤｊＪ
［域形成に専用の不純物を半導体基体へイオン注入した
後、絶縁膜のＣＶＤ及びＲＩＨによってゲート電極の側
壁にＬＤＤスペーサを形成し、この状態でソース・ドレ
イン領域形成用の不純物を更にイオン注入していた。
［域形成に専用の不純物を半導体基体へイオン注入した
後、絶縁膜のＣＶＤ及びＲＩＨによってゲート電極の側
壁にＬＤＤスペーサを形成し、この状態でソース・ドレ
イン領域形成用の不純物を更にイオン注入していた。
しかし、上述の説明からも明らかな様に、従来のトラン
ジスタの製造方法では、ＬＤＤ構造を実現するために多
くの工程を必要とし、製造プロセスが複雑であった。
ジスタの製造方法では、ＬＤＤ構造を実現するために多
くの工程を必要とし、製造プロセスが複雑であった。
本発明によるトランジスタの製造方法は、半導体基体１
３上のゲート電極１４をマスクにして前記半導体基体１
３へ不純物１６を導入する工程と、前記不純物１６に対
する第１の活性化処理を行う工程と、チャネル方向の成
分を有する方向から前記半導体基体１３ヘエネルギ線１
８を照射して前記不純物１６に対する第２の活性化処理
を行う工程とを夫々具備している。
３上のゲート電極１４をマスクにして前記半導体基体１
３へ不純物１６を導入する工程と、前記不純物１６に対
する第１の活性化処理を行う工程と、チャネル方向の成
分を有する方向から前記半導体基体１３ヘエネルギ線１
８を照射して前記不純物１６に対する第２の活性化処理
を行う工程とを夫々具備している。
本発明によるトランジスタの製造方法では、第２の活性
化処理のためのエネルギ線１８の照射を、チャネル方向
の成分を有する方向から行っているので、ゲート電極１
４の陰になって第２の活性化処理が行われない領域１７
ｂがゲート電極１４に沿って存在する。
化処理のためのエネルギ線１８の照射を、チャネル方向
の成分を有する方向から行っているので、ゲート電極１
４の陰になって第２の活性化処理が行われない領域１７
ｂがゲート電極１４に沿って存在する。
このため、第１及び第２の活性化処理の結果、ゲート電
極１４の一方側には、第１及び第２の活性化処理の両方
で不純物１６が活性化された領域１９ａが形成される。
極１４の一方側には、第１及び第２の活性化処理の両方
で不純物１６が活性化された領域１９ａが形成される。
また、ゲート電極１４の他方側には、第１の活性化処理
でしか不純物１６が活性化されていない領域１７ｂがゲ
ート電極１４に沿って形成され、第１及び第２の活性化
処理の両方で不純物１６が活性化された領域１９ｂがゲ
ート電極１４から離、間して形成される。
でしか不純物１６が活性化されていない領域１７ｂがゲ
ート電極１４に沿って形成され、第１及び第２の活性化
処理の両方で不純物１６が活性化された領域１９ｂがゲ
ート電極１４から離、間して形成される。
この様に不純物１６の活性化の程度に差があると、不純
物１６の濃度に差があるのと実質的に同じである。従っ
て、ＬＤＤスペーサの形成やＬＤＤ領域形成に専用の不
純物のイオン注入等を行うことなく、ＬＤＤ領域１７ｂ
を自己整合的に形成することができる。しかも、エネル
ギ線１８の入射角を調整することによって、ＬＤＤ領域
１７ｂの幅を制御することができる。
物１６の濃度に差があるのと実質的に同じである。従っ
て、ＬＤＤスペーサの形成やＬＤＤ領域形成に専用の不
純物のイオン注入等を行うことなく、ＬＤＤ領域１７ｂ
を自己整合的に形成することができる。しかも、エネル
ギ線１８の入射角を調整することによって、ＬＤＤ領域
１７ｂの幅を制御することができる。
Ｃ実施例〕
以下、薄膜トランジスタの製造に適用した本発明の一実
施例を、第１図を参照しながら説明する。
施例を、第１図を参照しながら説明する。
本実施例でも、第１Ａ図に示す様に、石英等の基板１１
上に厚さ５０００人程度の５ｉ０２膜１２を形成し、薄
膜トランジスタの活性層とするための多結晶Ｓｔ薄膜１
３をＳｉｎｇ膜１２上でパターニングし、ゲート電極１
４及びゲート絶縁膜１５を多結晶Ｓｉ薄膜１３上でパタ
ーニングするまでは、従来公知の工程によって行う。
上に厚さ５０００人程度の５ｉ０２膜１２を形成し、薄
膜トランジスタの活性層とするための多結晶Ｓｔ薄膜１
３をＳｉｎｇ膜１２上でパターニングし、ゲート電極１
４及びゲート絶縁膜１５を多結晶Ｓｉ薄膜１３上でパタ
ーニングするまでは、従来公知の工程によって行う。
その後、ゲート電極１４をマスクにして、Ｐ型またはＮ
型の不純物１６を多結晶ｓｔ１膜１３ヘイオン注入する
。このイオン注入は、ゲート電極１４のパターンに対応
する領域以外の領域へ均一に行う。
型の不純物１６を多結晶ｓｔ１膜１３ヘイオン注入する
。このイオン注入は、ゲート電極１４のパターンに対応
する領域以外の領域へ均一に行う。
このため、多結晶Ｓｉ薄膜１３対する不純物１６の入射
角を０°にするか、０°以外の例えば７゜の場合は基板
１１等を回転させつつ行う。なお、不純物１６はゲート
電極１４へも注入される。
角を０°にするか、０°以外の例えば７゜の場合は基板
１１等を回転させつつ行う。なお、不純物１６はゲート
電極１４へも注入される。
次に、６００°Ｃ程度の温度で多結晶Ｓｉ薄膜１３等に
対する固相成長アニールを行う。このアニルによって多
結晶Ｓｉ薄膜１３中等の不純物１６の活性化も行われる
が、活性化の程度は高くない。
対する固相成長アニールを行う。このアニルによって多
結晶Ｓｉ薄膜１３中等の不純物１６の活性化も行われる
が、活性化の程度は高くない。
この結果、第１Ｂ図に示す様に、不純物１６の濃度が実
質的に低くＰ−層またはＮ−層である低濃度の不純物層
１７ａ、１７ｂが、多結晶Ｓｉｉ膜１３に形成される。
質的に低くＰ−層またはＮ−層である低濃度の不純物層
１７ａ、１７ｂが、多結晶Ｓｉｉ膜１３に形成される。
次に、第１Ｃ図に示す様に、エキシマレーザ光１８を多
結晶Ｓｉｎ膜１３へ０°以外の入射角で且つチャネル方
向に沿う方向から照射して、アニルを行う。なお、エキ
シマレーザ光１８の代りに、電子線等を照射してもよい
。
結晶Ｓｉｎ膜１３へ０°以外の入射角で且つチャネル方
向に沿う方向から照射して、アニルを行う。なお、エキ
シマレーザ光１８の代りに、電子線等を照射してもよい
。
このアニールによって多結晶Ｓｉ″”ｉ！ＪＲ’Ａ１３
中等の不純物１６が更に活性化され、不純物１６の濃度
が実質的に高くなる。この結果、Ｐ゛層またはＮ１層で
ある高濃度の不純物１１１９ａ、１９ｂが、多結晶ｓｉ
ｎ膜１３に形成される。
中等の不純物１６が更に活性化され、不純物１６の濃度
が実質的に高くなる。この結果、Ｐ゛層またはＮ１層で
ある高濃度の不純物１１１９ａ、１９ｂが、多結晶ｓｉ
ｎ膜１３に形成される。
しかし、エキシマレーザ光１８の入射角がＯ。
以外であるので、ゲート電極１４の陰になってエキシマ
レーザ光１８が照射されなかった領域に、低濃度の不純
物層１７ｂが自己整合的に残る。
レーザ光１８が照射されなかった領域に、低濃度の不純
物層１７ｂが自己整合的に残る。
この様に自己整合的に残す不純物層１７ｂの幅は、エキ
シマレーザ光１８の入射角を調整することによって制御
することができる。例えば、ゲート電極１４の高さが３
３００人であれば、不純物層１７ｂの幅は、７°入射で
４００人になり、３０°入射で１９００人になる。
シマレーザ光１８の入射角を調整することによって制御
することができる。例えば、ゲート電極１４の高さが３
３００人であれば、不純物層１７ｂの幅は、７°入射で
４００人になり、３０°入射で１９００人になる。
以上の様な本実施例によって、不純物層１９ａをソース
層、不純物層１９ｂをドレイン層、不純物層１７ｂをＬ
ＤＤ層とするＬＤＤ構造の薄膜トランジスタが製造され
る。
層、不純物層１９ｂをドレイン層、不純物層１７ｂをＬ
ＤＤ層とするＬＤＤ構造の薄膜トランジスタが製造され
る。
なお、以上の実施例は本発明を薄膜トランジスタの製造
に適用したものであるが、本発明はバルクトランジスタ
の製造にも適用可能である。
に適用したものであるが、本発明はバルクトランジスタ
の製造にも適用可能である。
本発明によるトランジスタの製造方法では、ＬＤＤスペ
ーサの形成やＬＤＤ領域形成に専用の不純物のイオン注
入等を行うことなくＬＤＤ？ｉＪＩ域を自己整合的に形
成することができるので、少ない工程でＬＤＤ構造を実
現することができる。
ーサの形成やＬＤＤ領域形成に専用の不純物のイオン注
入等を行うことなくＬＤＤ？ｉＪＩ域を自己整合的に形
成することができるので、少ない工程でＬＤＤ構造を実
現することができる。
しかも、エネルギ線の入射角を調整することによってＬ
ＤＤ領域の幅を制御することができるので、微細なトラ
ンジスタでも容易にＬＤＤ構造を実現することができる
。
ＤＤ領域の幅を制御することができるので、微細なトラ
ンジスタでも容易にＬＤＤ構造を実現することができる
。
第１図は本発明の一実施例を順次に示す側断面図である
。 なお図面に用いた符号において、 １３−・−・−・−・・−−−−−−−−−・−・多結
晶Ｓｉ薄膜１４ ・−・・−・・−−−−−−・・・・
・−・−・ゲート電極１６−−−−−・・・・−・−・
−・・・・・−不純物１７ｂ・−・・−・・・−−−−
−−−−・−・・・・不純物層１ Ｂ−−−−−−・・
−・・・・・・・−−一−−・−−−−−・エキシマレ
ーザ光１９ ａ 、 １９ ｂ−・・−−−−−不純物
層である。
。 なお図面に用いた符号において、 １３−・−・−・−・・−−−−−−−−−・−・多結
晶Ｓｉ薄膜１４ ・−・・−・・−−−−−−・・・・
・−・−・ゲート電極１６−−−−−・・・・−・−・
−・・・・・−不純物１７ｂ・−・・−・・・−−−−
−−−−・−・・・・不純物層１ Ｂ−−−−−−・・
−・・・・・・・−−一−−・−−−−−・エキシマレ
ーザ光１９ ａ 、 １９ ｂ−・・−−−−−不純物
層である。
Claims (1)
- 【特許請求の範囲】 半導体基体上のゲート電極をマスクにして前記半導体
基体へ不純物を導入する工程と、前記不純物に対する第
１の活性化処理を行う工程と、 チャネル方向の成分を有する方向から前記半導体基体へ
エネルギ線を照射して前記不純物に対する第２の活性化
処理を行う工程とを夫々具備するトランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8438190A JPH03283626A (ja) | 1990-03-30 | 1990-03-30 | トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8438190A JPH03283626A (ja) | 1990-03-30 | 1990-03-30 | トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03283626A true JPH03283626A (ja) | 1991-12-13 |
Family
ID=13828975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8438190A Pending JPH03283626A (ja) | 1990-03-30 | 1990-03-30 | トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03283626A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6507069B1 (en) | 1994-07-14 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| US6562705B1 (en) | 1999-10-26 | 2003-05-13 | Kabushiki Kaisha Toshiba | Method and apparatus for manufacturing semiconductor element |
| US6906383B1 (en) | 1994-07-14 | 2005-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
-
1990
- 1990-03-30 JP JP8438190A patent/JPH03283626A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6507069B1 (en) | 1994-07-14 | 2003-01-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| US6773971B1 (en) | 1994-07-14 | 2004-08-10 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device having lightly-doped drain (LDD) regions |
| US6906383B1 (en) | 1994-07-14 | 2005-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| US7183614B2 (en) | 1994-07-14 | 2007-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| US7635895B2 (en) | 1994-07-14 | 2009-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US8273613B2 (en) | 1994-07-14 | 2012-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacture thereof |
| US6562705B1 (en) | 1999-10-26 | 2003-05-13 | Kabushiki Kaisha Toshiba | Method and apparatus for manufacturing semiconductor element |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5512494A (en) | Method for manufacturing a thin film transistor having a forward staggered structure | |
| CN100379023C (zh) | 使用单畴区的半导体器件 | |
| KR970018635A (ko) | 다결정 실리콘층의 형성방법, 이 다결정 실리콘층을 포함하는 박막 트랜지스터, 그 제조방법 및 이 박막 트랜지스터를 포함하는 액정표시장치. | |
| US6458200B1 (en) | Method for fabricating thin-film transistor | |
| JPS622531A (ja) | 半導体装置の製造方法 | |
| US6884665B2 (en) | Method for manufacturing thin film transistor | |
| JP2009048199A (ja) | 液晶表示装置用薄膜トランジスタ基板およびその製造方法 | |
| JPH03194937A (ja) | 薄膜トランジスタの製造方法 | |
| JPH03283626A (ja) | トランジスタの製造方法 | |
| JPH03227525A (ja) | 薄膜トランジスタの製造方法 | |
| JP2701821B2 (ja) | 半導体基板 | |
| JPH05235031A (ja) | 薄膜トランジスタの製造方法 | |
| JP3143967B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3154139B2 (ja) | 相補型ｍｏｓ半導体装置の製造方法 | |
| JPH03218640A (ja) | 薄膜トランジスタの製造方法 | |
| JPH01303727A (ja) | 不純物ゲッタリング方法 | |
| JP3084089B2 (ja) | 半導体装置用基板及びその製造方法 | |
| JPH01256124A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH04315441A (ja) | 薄膜トランジスタの製造方法 | |
| JPH03272176A (ja) | 半導体装置と基板と基板製造方法 | |
| JPH01214172A (ja) | 半導体装置の製造方法 | |
| JP3125982B2 (ja) | 絶縁ゲート型電界効果半導体装置 | |
| JPH0536721A (ja) | 電界効果トランジスタの製造方法 | |
| JPH05235039A (ja) | 薄膜トランジスタの製造方法 | |
| JP3019533B2 (ja) | 薄膜トランジスタの製造方法 |