JPH03228151A - キャッシュメモリの無効化制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、マイクロプロセッサ等のＣＰＵを構成するチ
ップに内蔵されたオンチップキャッシュメモリを所定時
に無効化する無効化制御装置に関する。

（従来の技術） 半導体技術の発展に伴って、ＣＰＵの動作の高速化が著
しく、メモリシステムのアクセス時間との差が拡がりつ
つある。即ち、従来から計算機の主メモリとして用いら
れているＤＲＡＭ素子の動作速度は、はとんど向上して
いないため、メモリアクセスにおいて、ＣＰＵの待ち時
間が増大している。これは、ＣＰＵの処理能力を大幅に
低下させることになる。

この問題を解決するために、動作速度の速いバイポーラ
素子等から成るキャッシュメモリを用いて、メモリを階
層化し、ＣＰＵの処理能力の低下を軽減することが行な
われている。半導体素子の集積度の向上に伴って、この
キャッシュメモリなＣＰＵのチップ内で実現する、オン
チップキャッシュ方式を採るものが現われている。

一方、マイクロプロセッサシステムによっては、ソフト
ウェアの生産性等の問題から、プログラマから見た論理
アドレスと、実際にメモリに割り付けられた物理アドレ
スを別々に管理するものがある。このようなシステムで
は、メモリの参照時にアドレス変換テーブルを用いて論
理アドレスから物理アドレスへの変換を行なう、いわゆ
るアドレス変換が用いられている。

通常、このアドレス変換を高速で実現するため、アドレ
ス変換テーブルのキャッシュメモリというべき、アドレ
ス変換キャッシュ（以下、ｒＴＬＢＪという）を用い、
ＴＬＢもＣＰＵチップ内に内蔵することが多い。

第２図は、ＣＰＵチップの構成を示すブロック図である
。

図示のＣＰＵ装置は、ＣＰＵ２１と、データキャッシュ
２２と、インストラクションキャッシュ２３と、キャッ
シュ管理機構（ＭＭＵ）であるアドレス管理ユニット２
４とからなる。これらは、ＣＰＵチップ２０に内蔵され
ている。

ＣＰＵ２１は、図示しない主メモリから外部バス２５を
介して送られるプログラムに従ってデータ処理を行なう
。

データキャッシュ２２は、データを一時的に格納し、Ｃ
ＰＵ２１からのアクセスを直接受けるものである。

インストラクションキャッシュ２３は、プログラム中の
命令を一時的に格納し、ＣＰＵ２１からのアクセスを直
接受けるものである。

アドレス管理ユニット２４は、データキャッシュ２２及
びインストラクションキャッシュ２３に、該当するデー
タや命令が存在するか否かを管理する。

このようなオンチップキャッシュ方式を採るＣＰＵチッ
プでは、ＣＰＵからのアクセス時間を最小限にするため
、アドレス管理ユニット２４によるアドレス変換を行な
う前、即ちＣＰＵからの直接アドレスである論理アドレ
スでオンチップキャッシュメモリをアクセスする構成を
採ることが多い。

第３図は、アドレス変換機構の原理を説明する図である
。

論理アドレスは、ＣＰＵ２１が生成するアドレスで、プ
ログラムが管理するアドレス空間を表わす０図示のよう
に、実在するメモリのアドレス空間、即ち物理アドレス
空間の大きさにかかわらず、論理空間の大きさは、ＣＰ
Ｕ２１が生成しつるアドレス信号のビット数によっての
み決定される。また、プログラマの管理の都合から、プ
ロセス単位に各々論理空間を定め、プロセス間の干渉が
ないようなアドレス管理がなされることが多い。

しかし、上記のようなアドレス変換方式においては、第
３図に示すように、各プロセスについての同じアドレス
であっても、物理メモリ上は異なるアドレスにマツピン
グされる。例えば、図示のように、プロセスＯのアドレ
スａと、プロセスｎのアドレスａは、各プロセスについ
ての同じアドレスａであるが、物理アドレス空間ではア
ドレスｄとアドレスｅに割り当てられている。これは、
アドレスが同じであっても、プロセスが異なれば、デー
タ内容が異なるためである。

以上述べたように、論理アドレスで参照されるキャッシ
ュメモリ（以下、「論理キャッシュ方式」という）では
、現在走っているプロセスから別のプロセスに処理が移
った場合、論理キャッシュに登録されている内容は正し
くないことになってしまう。

このため、従来、論理キャッシュ方式では、プロセスの
切換えが起こる毎に、キャッシュメモリの全領域をクリ
アする必要があった。このプロセスの切換えに伴う、キ
ャッシュメモリのクリアＣ以下、「フラッシュ」という
）は、通常、ソフトウェアで行なわれている。

（発明が解決しようとする課題） しかしながら、上述した従来の装置には、次のような問
題点があった。

即ち、従来の装置では、ソフトウェアに大きな負担を要
し、かつ、オンチップキャッシュメモリを１エントリづ
つ無効化する場合は、その動作に多くの時間を要する。

従って、プロセスの切換え時間が長くなるという問題が
あった。

本発明は以上の点に着目してなされたもので、プロセス
の切換え時におけるソフトウェアの負担と、プログラム
によるキャッシュメモリの無効化に要する時間がかかる
という欠点を除去するため、ハードウェアによりプロセ
スの切換えの契機を検出し、ソフトウェアの介入無しに
自動的にオンチップキャッシュメモリを無効化する機構
を備えることにより、プロセスの切換え時間を短縮し、
高速性に優れたキャッシュメモリの無効化制御装置を提
供することを目的とするものである。

（課題を解決するための手段） 本発明のキャッシュメモリの無効化制御装置は、計算機
がスーパバイザモードで動作しているか、ユーザモード
で動作しているかを示すステータスレジスタと、当該ス
テータスレジスタへの書き込みを制御する書き込み制御
部とを備えた計算機の制御装置において、書き込み制御
部からステータスレジスタに出力される信号を検出する
検出手段と、当該検出手段による信号の検出時にキャッ
シュメモリの有効ビットを無効状態とするフラッシュ機
構とを備えたことを特徴とするものである。

（作用） 本発明のキャッシュメモリの無効化制御装置においては
、プロセスの切換えが行なわれる際は、ステータスレジ
スタの所定のビットが書き込み制御部により書き換えら
れるので、検出手段によってこの書き換えを検出するこ
とにより、プロセスの切換えを検出することができる。

このとき、フラッシュ機構によって有効ビットが無効状
態とされる。以上のようにして、キャッシュメモリの無
効化をハードウェアにより行なうことができる。

（実施例） 第１図は、本発明のキャッシュメモリの無効化制御装置
の構成を示すブロック図である。

図示の装置は、ステータスレジスタ１と、書き込み制御
部２と、検出手段３と、フラ・ンシュ機構４とを有する
。

ステータスレジスタｌは、当該計算機がスーパバイザモ
ードで動作しているか、ユーザモートで動作しているか
を示すＳビット１１を含んでいる。スーパバイザモード
は、計算機において、各ユーザプログラムの流れを監視
する監視プログラムが実行されている状態である。ユー
ザモードは、計算機において、各ユーザプログラムのい
ずれかが実行されている状態である。

Ｓとット１１には、計算機がこれらのいずれの状態で動
作しているかが表示される。Ｓビットが“１“ならばス
ーパバイザモードな表わし、Ｓビットが”Ｏ”ならばユ
ーザモードを表わしている。

書き込み制御部２は、プロセッサ等から成り、ステータ
スレジスタ１のＳビット１１の書き換えを行なう機能を
有するものである。

検出手段３は、書き込み制御部２からステータスレジス
タ１のＳビット１１への書き込み信号を検出する。この
検出手段３は、例えば、書き込み信号の微分波形を求め
る微分回路等により構成される。

フラッシュ機構４は、検出手段３によりＳビット１１へ
の書き込み信号を検出すると、キャッシュメモリを管理
するキャッシュタグ部５の各エントリ５１に設けられた
有効ビット（Ｖビット）５２を有効状態から無効状態に
変更する。例えば、“ｌ”を有効状態、”ｏ”を無効状
態と決める。

キャッシュタグ部５は、オンチップキャッシュメモリ、
即ち第２図に示すデータキャッシュ２２やインストラク
ションキャッシュ２３を管理するものである。このキャ
ッシュタグ部５は、オンチップキャッシュメモリを適当
な区域に分割し、各区域を各エントリ５１が管理してい
る。各エントリ５１には、前述した有効ビット５２が設
けられており、この有効ビット５２によりオンチップキ
ャッシュメモリ上のデータが有効か無効かが判定される
。

照合部６は、比較器から成り、ＣＰＵ２１から与えられ
た要求アドレスと、キャッシュタグ部５に設定されたオ
ンチップキャッシュメモリ上のアドレスとを照合する。

照合の結果、該当するアドレスがキャッシュタグ部５に
あれば、オンチップキャッシュメモリ上に該当するデー
タが存在するので、そのキャッシュアドレスを出力する
。

次に、上述した装置の動作を説明する。

プロセスの切換えの契機には、大きく分けて、ソフトウ
ェアによるものと、割込み等の例外処理によるものとが
ある。

ソフトウェアによるものは、通常、プロセスの切換えを
起こすために、アドレス管理ユニット内のステータスレ
ジスタなど、現在走行しているプロセスを表示するレジ
スタを書き換えることでプロセスの切換えを起こす。

ＣＰＵが記憶保護のために、スーパバイザ及びユーザと
いう２つの特権レベルを有していると仮定しておく。こ
の場合、ステータスレジスタの書き換えを実行するため
には、ユーザモードから１度スーパバイザモードに移行
した後に、ステータスレジスタの書き換えが行なわれる
。この後、ユーザモードに戻り、新しいプロセスが走る
。

また、例外処理の場合、割込みを例に取ると、非同期の
割込み要求なＣＰＵが受は取ると、まず、ハードウェア
でモードをスーパバイザモードに移し、トレース状態を
解除した後、例外処理が始まる。

このように、どちらの場合にも、プロセスの切換えの契
機では、必ず、スーパバイザモードとユーザモードとの
間の状態遷移を伴う、このようなモードの遷移は、第１
図に示すステータスレジスタｌのＳビットの書き換えで
行なわれる。

従って、従来は、Ｓビット１１が“ｌ”か°°Ｏ”かを
ソフトウェアで読み取ることにより、プロセスの切換え
を検出していたが、ソフトウェアによらなくても、ハー
ドウェアである検出手段３でＳとット１１への書き込み
を検出することにより、プロセスの切換えを検出するこ
とができる。

このようにして、プロセスの切換えが検出されたとき、
フラッシュ機構４でキャッシュタグ部５の有効ビット５
２を無効状態とすることにより、ハードウェアのみでキ
ャッシュメモリの無効化を行なうことができる。この結
果、ソフトウェアに対する負担を軽減し、かつ、プロセ
スの切換え時におけるキャッシュメモリの無効化の時間
を短縮することができる。

尚、上述した実施例においては、ＣＰＵの特権レベルを
ユーザとスーパバイザの２レベルとしたが、これは３レ
ベル以上であってもよい。この場合は、Ｓビットに相当
する特権レベル表示ビットの数が増えることになる。

（発明の効果） 以上説明したように、本発明のキャッシュメモリの無効
化制御装置によれば、ハードウェアによってプロセスの
切換え時のキャッシュメモリの無効化を行なうようにし
たので、ソフトウェアの負担を軽減できるとともに、プ
ロセスの切換え時における処理時間の軽減を図ることが
できる。

【図面の簡単な説明】

第１図は本発明のキャッシュメモリの無効化制御装置の
構成を示すブロック図、第２図はＣＰＵチップの構成を
示すブロック図、第３図はアドレス変換機構の原理の説
明図である。 １・・・ステータスレジスタ、２・・・書き込み制御部
、３・・・検出手段、４・・・フラッシュ機構、５・・
・キャッシュタグ部。

Claims (1)

1. 【特許請求の範囲】 計算機がスーパバイザモードで動作しているか、ユーザ
   モードで動作しているかを示すステータスレジスタと、 当該ステータスレジスタへの書き込みを制御する書き込
   み制御部とを備えた計算機の制御装置において、 書き込み制御部からステータスレジスタに出力される信
   号を検出する検出手段と、 当該検出手段による信号の検出時にキャッシュメモリの
   有効ビットを無効状態とするフラッシュ機構とを備えた
   ことを特徴とするキャッシュメモリの無効化制御装置。