JPH03229351A - 排他制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は２つのＣＰＬＪが同一領域をアクセスするにお
いての割込み順位の制御を行う排他制御回路に関するも
のである。

従来の技術 第３図、第４図は従来の排他制御回路の構成図である。

従来、２つのＣＰＵで同一領域をアクセスする場合、１
つめの例として、第３図のように２つのＣＰＵの間にフ
ラグを１つ設ける方法がある。１つのＣＰＵがアクセス
を行いたくなった場合、フラグがセットされていなけれ
ば、アクセスを始める前にフラグをセットする。そして
、アクセスが終われば、フラグをリセットする。その間
に他方のＣＰＵがアクセスを行いたくなった場合は、そ
のフラグがリセットされるのをリセットされるまで監視
し、リセットされた後フラグをセットし、アクセスを行
う。その時にもう一方のＣＰＵがアクセスを行いたくな
った場合も同じである。

２つめの例は、第４図のようにフラグを設けずに、ＣＰ
Ｕ間で処理の順序を定める方法である。

１つのＣＰＵの処理が終わると、他方のＣＰＵに割り込
みを発生させ、アクセス権を一方のＣＰＵに渡す。アク
セス権を渡したＣＰＵは次に自分に割込みが上がってく
るまで、その領域はアクセスできない。

発明が解決しようとする課題 従来の２つのＣＰＵによる同一領域アクセスする方法に
おいて、上述の１つめの例では、他方のＣＰＵが同一領
域をアクセスしている間、もう−方のＣＰＵがその領域
のアクセスを行いたくなった場合、他方のＣＰＵがアク
セス権を放棄するまで、ずっと監視しなければならず、
ＣＰＵの処理が止まった状態となり、処理速度を落とす
事になる。もしくは、他方のＣＰＵがその状態で止まっ
た場合、アクセス権を持っているＣＰＵも止まった状態
となる。

また、そのフラグを読みに行くタイミングがほぼ同時で
あった場合、ＣＰＵがフラグを理解してアクセス権を得
られると判断し、書き込みに行くまで時間があるため、
その間にもう一方のＣＰＵがそのフラグを読みに行くと
両方ともがアクセス権を持ったと間違え、誤った動作を
する。

２つめの例では、ＣＰＵ間のインターフェースが定まっ
ていなければならず、このために処理が複雑になったり
、自由にアクセスできないという課題がある。

そこで本発明は、フラグを自動的に制御する回路と２本
の割込みを発生させる回路をつくることにより、２つの
ＣＰＵから同一の領域をアクセスする場合、２つの間の
排他制御を行うものである。

課題を解決するための手段 上記の課題を解決するための本発明は、２つのＣＰＵか
ら同一の領域をアクセスするにおいて、１つのフラグを
１度リードすることで、アクセス権の優先順位を設定す
るフラグ制御回路と、アクセス権の順位で２つのＣＰＵ
に割込みを発生させる割込み制御回路を設けたものであ
る。

作　　　用 この技術的手段による作用は次のようになる。

フラグを自動的に制御する回路と２本の割込みを発生さ
せる回路によって構成し、２つのＣＰ　Ｕから同一の領
域をアクセスする場合、１つのフラグを１度リードする
だけで、アクセス権の有無が分かり、且つアクセス権が
ある場合は、そのフラグをセットし、アクセス権の無い
場合、その後アクセス権が回って来ると自動的に割込み
を発生させる。

この結果、フラグを自動的に操作するため、各々のＣＰ
Ｕはフラグをセットする動作かなくなるとともに、フラ
グを読んでからセットするまでに、もう一方のＣＰＵが
フラグを読みにきた場合に発生する誤動作がなくなり、
また割込みを発生させることにより、一方のＣＰＵがア
クセス権を得て、他方のＣＰＵが待ち状態にある場合も
割込みでアクセス権の取得が分かるので、ＣＰＵはその
間他の処理が可能となる。

実　　施　　例 以下本発明の一実施例を添付図面にもとづいて説明する
。

第１図は、本発明の実施例の全体構成図である。ｌはフ
ラグ、２はフラグ制御回路、３は割込み制御回路４，５
はＣＰＵであり、６は２つのｃｐｕより同一アクセス対
象の２ＰＯＲＴＲＡＭである。

第１図において、２つのＣＰＵ４，５のどちらか、もし
くは両方がＡＣＫ制御を行わず、リード及びライトのア
クセス時間が足らなくなる場合を対象としているが、２
つのＣＰＵ４，５とのＡＣＫ制御を行い、２つのＣＰＵ
４，５の共通エリアが２回以上のアクセスがかかる場合
にも適用できる。

第２図を用いて動作を説明すると、まず、両方のＣＰＵ
４，５がアクセスしていない場合、フラグはリセット状
態にある。この状態で一方のＣＰＵ。

例えばＣＰＵ４が２ＰＯＲＴＲＡＭ６のアクセスを行う
前に、フラグ１のリードを行うと、未使用状態であるリ
セットの状態が返って（る。このとき同時に、フラグ制
御回路２がフラグ１をセットする。その後、ＣＰＵ４が
２ＰＯＲＴＲＡＭ６のアクセスを行う。そして、終了す
るとＣＰＵ４は、フラグ１をリセットする。

通常は、この動作を双方のＣＰＵ４，５が繰り返すわけ
であるが、一方のＣＰＵ、ＰＪえばＣＰＵ４が２ＰＯＲ
ＴＲＡＭ６のアクセスを行っている間に、ＣＰＵ５がフ
ラグ１のリードを行うと、現在フラグ１は２ＰＯＲＴＲ
ＡＭ６使用中のセット状態にあるためＣＰＵ５は２　Ｐ
ＯＲＴＲＡＭ６のアクセスを行わない。そのときフラグ
制御回路２は、割込み制御回路３にセントを行う。そし
て、ＣＰＵ４のアクセスが終了し、ＣＰＵ４がフラグ１
のリセットを行うと、割り込み制御回路３は、ＣＰＬＩ
５に対し割り込みを発生させる。そして、ＣＰＵ５はフ
ラグ１のリードを行うと自動的に割り込みのリセットを
行い、同時にフラグ１をセントする。

このような処理をとることにより、フラグ制御回路２と
割込み制御回路３か、フラグ１を自動的に操作するため
、各々のＣＰＵ４．５はフラグ１を１度読み込むだけで
、セットする動作がなくなるとともに、フラグ１を読ん
でからセットするまでに、もう一方のＣＰＬＩがフラグ
を読みにきた場合に発生する。誤動作がなくなる。また
フラグ１のリセットで割込みを発生させることにより、
方のＣＰＵがアクセス権を得て、他方のＣＰＵが待ち状
態にある場合も割込みでアクセス権の取得が分かるので
、ＣＰＵはその量的の処理が可能となる。

発明の効果 本発明によれば、フラグをセットするようにすることに
より各々のＣＰＵはフラグを１度読み込むだけで、セッ
トする動作がな（なるとともに、フラグを読んでからセ
ットするまでに、もう一方のＣＰＵがフラグを読んでか
らセットするまでに、もう一方のＣＰＵがフラグを読み
にきた場合に発生する誤動作がなくなり、またフラグの
りセントで割り込みを発生させることにより、一方のＣ
ＰＴＪがアクセス権を得て、他方のＣＰＵが待ち状態に
あるＣ場合も割り込みでアクセス権の取得が分かるので
、ＣＰＵはその量的の処理が可能となる。

【図面の簡単な説明】

第１図は、本発明による実施例の全体構成図、第２図は
実施例による割り込み制御回路の動作説明ブロック図、
第３図、第４図は従来の割り込み制御回路構成図である
。 １・・・・・・フラグ、２・・・・・・フラグ制御回路
、３・・・・・・割り込み制御回路、４・・・・・・Ｃ
ＰＵ、５・・・・・・ＣＰＵ。 ・・・２ＰＯＲＴＲＡＭ０

Claims (1)

【特許請求の範囲】
1. ２つのＣＰＵから同一の領域をアクセスするにおいて、
   １つのフラグを１度リードすることでアクセス権の優先
   順位を設定するフラグ制御回路と、アクセス権の順位で
   ２つのＣＰＵに割込みを発生させる割込み制御回路を設
   けたことを特徴とする排他制御回路。