JPH03230251A - バス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数のプロセッサとメモリが複数本のバスで
接続されたマルチプロセッサのバス制御方式に関するも
のである。

〔従来技術〕

複数台のプロセッサがメモリを共有するマルチプロセッ
サ構成において、互いに矛盾なく処理を実行するために
は、プロセッサ間で共有するデータの排他制御が必要で
ある。

排他制御とは、あるプロセッサが共有データを使用して
処理している間は、他のプロセッサに共用データを使用
させないようにするためのものであり、一般に、次の６
つの処理からなっている（第２図参照）。

処理■、テスト＆セット命令（Ｔ＆Ｓ）共用データは、
そのデータがプロセッサによる処理を受けているかどう
かを示すロックバイトを持っている。ある共用データの
ロックバイトにｔｔ　１　ｔｔがセットされていれば、
その共用データがプロセッサによる処理を受けているこ
とを示し、０”ならば、処理を受けていない状態にある
ことを示す。

テスト＆セット命令は、プロセッサが共有データを使え
るか否かをチエツクするための命令であり、 （１）ロックバイトのリードアクセス、（２）読み込ん
だロックバイトがセットされているか否かの判断、 （３）ロックバイトがｌ　Ｏｎである場合に“１”にセ
ットするためのメモリへのライトアクセス（１”である
場合は、既に他のプロセッサが、対応するロックバイト
を持つ共用データを用いて処理を行っていることを示す
）、 （４）ロックバイトが“Ｏ”であるか、パ１”であるか
をプログラムに通知するため、コンデイションコードの
設定、 の４つの処理からなる。プロセッサがテスト＆セット命
令を実行している期間中は、他プロセッサからのロック
バイトへのアクセスを抑止するため、プロセッサとメモ
リを結合する該バスのロック信号をオンとして、該バス
を占有（ロック）し、他のプロセッサが該バスを使用で
きないようにする（参考二パコンピュータ・アーキテク
チャ　第２版”、村岡陽−、コンピュータ・サイエンス
大学講座１１、ｐｐ１３７−１３９、近代科学社）。

処理■、共用データの使用可否の判断 コンデイションコードをチエツクし、ロックバイトが１
１０１１であった場合は処理■、ロックバイトが“１″
であった場合は処理■、に進む。

処理■、共用データのリード メモリから共用データを読み込む。

処理■、プロセッサ内焙処 理ロセッサによる読み込んだデータの処理。

処理■、共有データの書換え プロセッサが処理したデータをメモリへ書き込むための
ライトアクセス（以後、ＳＴＩと記す）。

処理■、ロックバイトのリセット プロセッサがアクセスした共用データのロックバイトを
リセット（即ち“０”）するためのメモリライトアクセ
ス（以後、ＳＴ２と記す）。

以上の順番に従って処理を実行することにより、複数プ
ロセッサ間で、共用データを用いた処理が矛盾なく行わ
れる。

プロセッサの単位性能を向上させる一つの方法として、
メモリへのライトアクセスのおいてきぼり制御がある。

おいてきぼり制御とは、命令実行部（以下、ＣＰＵとい
う）がライトアクセスを実行する際、バス制御部が、そ
のライトアドレスとデータを内部の出力バッファに保持
し、ＣＰＵに対しては該アドレスとデータを受け取った
時点でライトアクセスの終了を通知するとともに、次の
命令の実行を促し、メモリへの書き込みはＣＰＵの後続
命令の実行と並行して行うものである。この制御により
、ＣＰＵは、ライトアクセスの度にメモリへの書き込み
終了を待たされることなく、次の命令の実行を行うこと
ができるので、処理性能が向上する。

〔発明が解決しようとする課題〕

しかしながら、前記従来の複゛数のバスで結合されたマ
ルチプロセッサの場合、おいてきぼり制御を行うと、先
に述べた排他制御がうまく機能しないという問題がある
。

以下、この問題について説明する。

ここでは、前記問題点を分かりやすく説明するために、
２台のプロセッサと１台のメモリが、バスをロックする
ための機能（ロック信号）を持つ２本のバスで結合され
たマルチプロセッサ構成を想定する。各プロセッサは１
台のＣＰＵとバス対応に２台のバス制御部とからなり、
バス制御部はおいてきぼり制御用の出力バッファを持つ
ものとする。メモリ上の１番地には共用データ、０番地
には共用データに対応するロックバイトが格納され、共
用データの値は“Ａ−ロックバイトの値は“０”になっ
ているものとする、更に、メモリの偶数番地へのアクセ
スはバス０、奇数番地へのアクセスはバス１を経由して
行なわれるものとする。ここで想定するマルチプロセッ
サ構成の全体図を第３図に示す。

第３図において、１００はメモリ、＃１．＃２はプロセ
ッサである。プロセッサ＃１はバス制御部１０、１１及
びＣＰＵ１２からなっている。また、プロセッサ＃２は
バス制御部２０．２１及びＣＰＵ２２からなっている。

バス制御部１０は出力バッファＩＯＡを有し、バス制御
部１１は出力バッファＩＩＡを有している。また、バス
制御部２０は出力バッファ２０Ａを有し、バス制御部２
１は出力バッファ２１Ａを有している。

次に、前記のマルチプロセッサの構成における各プロセ
ッサ＃１及び＃２の動作について説明する。

プロセッサ＃２のＣＰＵ２２は、バス０のロック信号を
オン状態にして、バス制御部２０、バスＯを経由して、
テスト＆セット命令を実行し、メモリ１００上の０番地
にあるロックバイトを“１”にセットする。ロックバイ
トをセットしたプロセッサ＃２は、バスＯのロック信号
をオフ状態にして。

１番地にある共用データ（元データはＡとする）に対す
るアクセス権を獲得する。

プロセッサ＃２のＣＰＵ２２は、バス制御部２１、バス
１を介して、メモリ１００上の１番地にある共用データ
に対してリードアクセスを行い、ＣＰＵ２２内で処理を
行う。

次に、プロセッサ＃２のＣＰＵ２２は、処理した共用デ
ータ（新データはＢとする）をメモリ１００上の１番地
に書き込む（ＳＴＩ）ため、ライトアドレスと書換えデ
ータ（アドレスは１．データはＢである）をバス制御部
２１の出力バッファ２１Ａに送る。

バス制御部２１は、ＳＴＩを出力バッファ２１Ａに格納
し、ＣＰＵ２２に対してライトアクセスの終了を通知す
る。

続いて、プロセッサ＃２のＣＰＵ２２は、メモリ１００
上の０番地にある口、ツクバイトをリセット（Ｓｒ１）
するため、ライトアドレスと、データ（アドレスはＯ，
データはＯである）をバス制御部２０に送る。

バス制御部２０はＳｒ１を出力バッファ２０Ａに格納し
、ＣＰＵ２２に対してライトアクセスの終了を通知する
。

次に、プロセッサ＃２のバス制御部２０は、バス０のバ
ス権を獲得し、出力バッファ２ＯＡに格納されているＳ
ｒ１をバスＯを経由してメモリ１００に送出して、メモ
リ１００上の０番地のロックバイトを“１”から３′０
”にリセットする。この時、たまたま、バス１がプロセ
ッサ＃１または図に示していないが入出力チャネルによ
って使用されており、バス制御部２１はバス１を獲得で
きず、′ｓＴ１はバス制御部２１の出力バッファに保留
されたままになっている。

今度は、プロセッサ＃１のＣＰＵ１２は、バス０のロッ
ク信号をオン状態にして、バス制御部１ｏ、バスＯを経
由して、テスト＆セット命令を実行し、メモリ上の０番
地にあるロックバイトを“１″にセットする。ロックバ
イトをセットしたプロセッサ＃１は、バス０のロック信
号をオフ状態にして、１番地にある共用データに対する
アクセス権を獲得する。

この時、プロセッサ＃２のバス制御部２１の出力バッフ
ァにあるＳＴＩ　（アドレスは１．データはＢである）
は依然として保留状態にあるとする。

次に、プロセッサ＃１のＣＰＵ１２は、メモリ１００上
の１番地にある共用データに対してリードアクセスをバ
ス制御部１１に要求する。

バス制御部１１は１番地のリードアクセス、バス制御部
２１は１番地へのライトアクセス（ＳＴＩ）のため、バ
ス１を獲得しようとし１図には示していないがバス使用
権割当回路によってバス制御部１１にバスの使用権が与
えられたとする。バス制御部１１は、ＳＴＩが行われる
以前の旧データ（Ａ）を読み出し、プロセッサ＃１のＣ
ＰＵ１２に与える。

以後、プロセッサ＃１は、書き換えられる以前の旧デー
タを用いて処理を継続することになり、処理の矛盾が発
生する。

複数本のバス及びおいてきぼり制御を行うプロセッサか
ら構成されるマルチプロセッサにおいては、上記の矛盾
が発生する。このため、従来のマルチプロセッサの構成
方法として、バス制御部に出力バッファを設けずライト
アクセスのおいてきぼり制御を行わない方法またはバス
を１本にする方法などが採られていた。

前者の方法は、メモリへのライトアクセス（ＳＴｌ）が
メモリ上で実行されて、終了するまでは次のメモリアク
セス（Ｓ　Ｔ　２）を実行させないことで、処理の矛盾
を起こさせない方法である。しかし、この項目の前半で
説明したように、おいてきぼり制御を行わないため、プ
ロセッサの単体性能が向上しないという問題があった。

後者の方法は、バスを１本にすることによりメモリへの
ライトアクセスＳＴＩとＳｒ１がバスでシリアライズさ
れ、Ｓｒ１がＳＴＩを追い越してメモリに反映されるこ
とがないため、前述の問題は発生しない。しかし、この
方法では、プロセッサ台数の増加に伴って、バス競合が
増し、それによる処理性能が飽和するという問題があっ
た。

本発明は、前記問題点を解決するためになされたもので
ある。

本発明の目的は、複数本のバスを持ち、かつ、おいてき
ぼり制御を行うプロセッサから構成されるマルチプロセ
ッサに適したバス制御方式を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

前記目的を達成するために、本発明のバス制御方式は、
メモリへのライトアクセスに有効なおいてきぼり制御を
可能とする出力バッファを持つ複数台のプロセッサとメ
モリとが、複数のプロセッサからのメモリアクセスの排
他制御を行うためのロック信号を有する複数本のバスで
結合されたマルチプロセッサの構成において、所定のプ
ロセッサのＣＰＵが所定のバス制御部及びバスを経由し
ロック信号をオンとしたリードアクセスを発出した場合
、他のプロセッサの所定のバス以外に接続された全ての
バス制御部は該ロック信号を検出し、出力バッファにメ
モリへのライトアクセスが存在しないときは出力バッフ
ァが空である旨を、一方、出力バッファにメモリへのラ
イトアクセスが存在するときは、該ライトアクセスをメ
モリに対して行った後、出力バッファが空になった旨を
ロック信号をオンとしたリードアクセスを発出したバス
制御部に通知し、該バス制御部は他のプロセッサの所定
バス以外に接続された全てのバス制御部からの該通知を
受け取った後、メモリから読み出したデータをＣＰＵに
送ることを最も主要な特徴とする。

〔作用〕

前述の手段によれば、所定のＣＰＵが所定のバス制御部
及びバスを経由しロック信号をオンとしたリードアクセ
スを発出した場合、他プロセッサの所定のバス以外に接
続された全てのバス制御部は、該ロック信号を検出し、
出力バッファにメモリへのライトアクセスが存在しない
ときは出力バッファが空である旨を、一方、出力バッフ
ァにメモリへのライトアクセスが存在するときは、該ラ
イトアクセスをメモリに対して行った後、出力バッファ
が空になった旨をロック信号をオンとしたリードアクセ
スを発出したバス制御部に通知し、該バス制御部は他プ
ロセッサの前記所定のバス以外に接続された全てのバス
制御部からの該通知を受け取った後、メモリから読み出
したデータをＣＰＵに送るので、複数本のバスを持ち、
かつ、おいてきぼり制御を行うプロセッサから構成され
るマルチプロセッサに適したバス制御方式を実現するこ
とができる。

すなわち１本発明のバス制御方式は、従来の技術とは、
ロック信号をオンとしたバス以外に接続された全てのバ
ス制御部が該ロック信号を検出するための信号線とバス
制御部の出力バッファにメモリへのライトアクセスが存
在するか否かをロック信号をオンにしたバス制御部に通
知するための信号線を有する点が異なる。

〔発明の実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

第１図は、本発明を複数本のバスを持ち、かつ、おいて
きぼり制御を行うプロセッサから構成されるマルチプロ
セッサに適用した一実施例のバス制御方式を説明するた
めのマルチプロセッサの構成を示すブロック図である。

第１図において、１００は共用データとそのデータに対
するアクセスの有無を示すロックバイトを持つメモリ、
１０１．１０３はバス、１０２．１０４はバス制御部の
出力バッファがメモリへのライトアクセスを持っている
か否かを通知する信号線、１０５．１０６はロック信号
をオンとしたバス以外に接続されたバス制御部が該ロッ
ク信号を検出するための信号線、１０７．１０９．１１
２．１１４はメモリ１００へのアクセスを制御するため
のバス制御部、１０８．１１０．１１３゜１１５はおい
てきぼり制御を行うために必要なバス制御部の出力バッ
ファ、１１１．１１６は命令を実行するＣＰＵ　（命令
実行部）である。

本発明のバス制御方式を適用した場合、複数のプロセッ
サ間で行われる動作を分かりやすく説明するために、新
たに追加した２種類の信号線（１０２、１０４，１０５
，１０６）の部分を除いては、全体のブロック構成は第
３図のマルチプロセッサ構成と全く同じであるとする。

次に、前記マルチプロセッサの構成における各プロセッ
サの動作について説明する。

プロセッサ＃２のＣＰＵ１１６は、バスＯのロック信号
をオン状態にして、バス制御部１１２、バス１０１を経
由して、テスト＆セット命令を実行し、メモリ上の０番
地にあるロックバイトを１”にセットする。ロックバイ
トをセットしたプロセッサ＃２は、バス１０１のロック
信号をオフ状態にして、１番地にある共用データ（元デ
ータはＡとする）に対するアクセス権を獲得する。

プロセッサ＃２のｃ　ｐ　Ｕ１１６は、バス制御部１１
４、バス１０３を介して、メモリ１００上の１番地にあ
る共用データに対してリードアクセスを行い、ＣＰＵ１
１６内で処理を行う。

次に、プロセッサ＃２のＣＰＵ１１６は、処理した共用
データ（新データはＢとする）をメモリ１００上の１番
地の領域に書き込む（ＳＴＩ）ため、ライトアドレスと
書換えデータ（アドレスは１゜データはＢである）をバ
ス制御部１１４に送る。

バス制御部１１４は、ＳＴＩが出力バッファ１１５に格
納し、ＣＰＵ１１６に対してライトアクセスの終了を通
知する。

続いて、プロセッサ＃２のＣ：ＰＵ１１６は、メモリ１
００上の０番地のロックバイトをリセット（Ｓｒ１）す
るため、ライトアドレスとデータ（アドレスはＯ，デー
タは０である）をバス制御部１１２に送る。

バス制御部１１２は、Ｓｒ１を出力バッファ１１３に格
納し、ＣＰ　Ｕ１１６に対してライトアクセスの終了を
通知する。

次に、プロセッサ＃２のバス制御部１１２は、バス０の
バス権を獲得し、出力バッファに格納されているＳｒ１
をバス１０１を経由してメモリ１００に送出して、０番
地のロックバイトを“１”からＩＩ　ＯＩＴにリセット
する。この時、たまたま、バス１０３がプロセッサ＃１
または図に示していないが入出力制御チャネルによって
使用されており、バス制御部１１４はバス１０３を獲得
できず、ＳＴＩはバス制御部１１４の出力バッファ１１
５に保留されたままになっている。

第１図は、マルチプロセッサが前述した状態にあること
を図示したものである。

マルチプロセッサが第１図の状態にあるものとして、プ
ロセッサ＃１のＣＰ　Ｕｌｌｌは、テスト＆セット命令
の実行のため、メモリ１００上の０番地のロックバイト
のリード要求をバス制御部１０７に出す。バス制御部１
０７はバス１０１のバス権を獲得して、バス１０１のロ
ック信号をオンとし、メモリ１００上のＯ番地のリード
要求を出す。

この時、プロセッサ＃２のバス制御部１１４は、バス１
０１のロック信号がオン状態になっていることを信号線
１０５を通じて検出する。

バス制御部１１４は、その検出を受けて、出力バッファ
１１５に保留されている共用データを書き換えるための
ライトアドレスとデータ（ＳＴＩニアドレスは１．デー
タはＢである）をバス１０３を経由してメモ官月００に
対して送出し、メモ１月００上の１番地にある共用デー
タを“Ａ”から“Ｂ　ＩＴに書き換える。

プロセッサ＃２のライトアクセスが終了すると、バス制
御部１１４の出力バッファ１１５は空になっているので
、バス制御部１１４はその旨を信号線１０４を通じてバ
ス制御部１０７に報告する。

プロセッサ＃１のバス制御部１０７は、メモリ１００か
らロックバイトをリードした後、前記の報告をＣＰ　Ｕ
ｌｌｌに送る。ＣＰ　Ｕｌｌｌは、ロックバイトがＯの
ため、共用データに対するアクセス権を獲得し、ロック
バイトを１にするライトアクセスをバス制御部１０７に
送る。バス制御部１０７は、該ライトアクセスを出力バ
ッファ１０８に格納し、ＣＰ　Ｕｌｌｌに対しライトア
クセスの終了を通知する。

次に、ＣＰ　Ｕｌｌｌは、共用データの読み出しに移る
が、この時、共用データは′Ｂ″に書き換えられており
、以後矛盾なくに処理が行われる。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

以上、説明したように、本発明によれば、おいてきぼり
ライト制御を行うプロセッサを複数本のバスで結合した
マルチプロセッサ構成を採ることが可能となり、システ
ムの高性能化が図れる。

【図面の簡単な説明】

第１図は１本発明を複数本のバスを持ち、かつ、おいて
きぼり制御を行うプロセッサから構成されるマルチプロ
セッサに適用した一実施例のバス制御方式を説明するた
めのマルチプロセッサの構成を示すブロック図、 第２図は、プロセッサが行うメモリへのライトアクセス
の排他制御の動作フローチャート、第３図は、従来の複
数本のバスを持つマルチプロセッサの動作を説明するた
めの図である。 図中、１００・メモリ、１０１．１０３・・・バス、１
０２．１０４・・・信号線、１０５．１０６・・・信号
線、１０７．１０９．１１２゜１１４・・・バス制御部
、１０８．１１０．１１３．１１５・・・出力バッファ
、１１１．１１６・・・ＣＰＵ。

Claims (1)

【特許請求の範囲】
1. （１）複数のプロセッサとメモリとが複数本のバスで接
   続され、各プロセッサは命令実行部とメモリへのアクセ
   スを制御するためバス対応に設けられた複数のバス制御
   部とから構成され、命令実行部からのメモリアクセスは
   アドレスによりどのバス制御部を経由して行なうか、あ
   らかじめ決められた規則に従って一義的に決定され、各
   バスは複数のプロセッサからのメモリアクセスの排他制
   御用のロック信号を有し、該ロック信号がオンの間は他
   プロセッサからのメモリアクセスができないようになっ
   ており、前記バス制御部は出力バッファを有し、命令実
   行部からのライトアクセスに対しアドレスとデータを出
   力バッファに格納すると命令実行部に対しライトアクセ
   スの終了を通知し、バスが獲得できた時点でメモリに対
   しライトアドレスとデータを送るように構成されたマル
   チプロセッサのバス制御方式において、所定の命令実行
   部が所定のバス制御部及びバスを経由しロック信号をオ
   ンとしたリードアクセスを発出した場合、他プロセッサ
   の所定のバス以外に接続された全てのバス制御部は、該
   ロック信号を検出し、出力バッファにメモリへのライト
   アクセスが存在しないときは出力バッファが空である旨
   を、一方、出力バッファにメモリへのライトアクセスが
   存在するときは、該ライトアクセスをメモリに対して行
   なった後、出力バッファが空になった旨をロック信号を
   オンとしたリードアクセスを発出したバス制御部に通知
   し、該バス制御部は他プロセッサの前記所定のバス以外
   に接続された全てのバス制御部からの該通知を受け取っ
   た後、メモリから読み出したデータを命令実行部に送る
   ことを特徴とするバス制御方式。