JPH0528090A

JPH0528090A - メモリ制御装置

Info

Publication number: JPH0528090A
Application number: JP17813691A
Authority: JP
Inventors: Yushi Fukuchi; 雄史福地
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-07-18
Filing date: 1991-07-18
Publication date: 1993-02-05

Abstract

(57)【要約】【目的】マルチプロセッサ・システムにおいてメモリ
アクセスや特定プロセッサの実行終了待ちの頻度を少な
くし、メモリバスの負荷を軽減してメモリアクセスを効
率よくすることを目的とする。【構成】プロセッサが共有する主記憶装置と、各プロ
セッサと主記憶装置を結ぶデータバス１の他に、各プロ
セッサがそれぞれアクセスするローカルデータ用メモリ
と、各プロセッサとローカルデータ用メモリを結ぶ別の
データバス２を設けた。そしてデータによりアクセスす
る領域を分けて制御する手段を設けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はマルチプロセッサシス
テムにおけるメモリ制御装置に関するものである。

【０００２】

【従来の技術】従来技術の構成を説明する。図２と図３
は例えば”Ｈｉｇｈ−ＰｅｒｆｏｒｍａｎｃｅＣｏｍ
ｐｕｔｅｒＡｒｃｈｉｔｅｃｔｕｒｅ”（Ｈａｒｏｌ
ｄＳ．Ｓｔｏｎｅ著、１９８７年ＡｄｄｉｓｏｎＷ
ｅｓｌｅｙ発行、ｐｐ．２９９−３０３）に記述されて
いるような従来のマルチプロセッサシステムの構成図で
ある。図２において、１ａ、１ｂ、１ｃ、１ｄはそれぞ
れＣＰＵを示し、２は主記憶装置である。また３ａは、
ＣＰＵ１ａ、１ｂ、１ｃ、１ｄと主記憶装置２との間で
データ及び、アドレスの転送を行なうアドレスデータバ
スであり、３ｂは、ＣＰＵ１ａ、１ｂ、１ｃ、１ｄとバ
ス制御回路４との間でバスの獲得のための制御信号の転
送をする制御信号バスである。また３は、アドレスデー
タバス３ａと制御信号バス３ｂからなるメモリバス、４
は、どのＣＰＵがメモリバス３を使うかを制御するバス
制御回路である。図３において、図２と同番号同符号は
図２に記載のものと同じ機能を持つ。また、５ａ、５
ｂ、５ｃ、５ｄは上記ＣＰＵ１ａ、１ｂ、１ｃ、１ｄが
専用でデータを記憶するローカルメモリである。

【０００３】つぎにこの従来の回路構成のものの動作を
説明する。ここでは、複数のプログラムがタイムシェア
リングで動作する４台のプロセッサからなるマルチプロ
セッサシステム上で、たとえば、Ｐｒｏｇ１という１つ
のプログラムが３台のＣＰＵで並列実行される場合を考
える。このときＰｒｏｇは３つの処理単位（タスク）に
分割され、分割された３つのタスクは３台のＣＰＵで並
列に実行されているものとする。Ｐｒｏｇ１を３つに分
割したタスクをそれぞれＰｒｏｇ１（ａ）、Ｐｒｏｇ１
（ｂ）、Ｐｒｏｇ１（ｃ）とする。なお、この時このマ
ルチプロセッサ上ではＰｒｏｇ１の他にＰｒｏｇ２、Ｐ
ｒｏｇ３、．．．もＰｒｏｇ１と同時にタイムシェアリ
ングで実行されているものとする。このプログラムを複
数の処理単位（タスク）に分割した場合、それぞれのタ
スク内で使われるデータは、（１）そのタスク内だけで
使うデータ（ローカルデータ）と、（２）複数のタスク
で共通に使うデータ（共有データ）の２種類に分けられ
る。

【０００４】図３で示すような従来例では、（１）ロー
カルデータも、（２）共有データのいずれもが、共有メ
モリ２上におかれ、各ＣＰＵは全てのデータを共有メモ
リ２からアクセスする。また図４で表すような従来例で
は、（１）ローカルデータは各ＣＰＵのローカルメモリ
５ａ、５ｂ、５ｃ、５ｄ上に記憶され、（２）共有デー
タは共有メモリ２に記憶される。そして、各ＣＰＵはロ
ーカルデータをアクセスする時はそれぞれのＣＰＵに接
続されたローカルメモリからアクセスし、共有データを
アクセスする時には全てのＣＰＵが共有メモリ２からア
クセスする。ここで、一つの例として、Ｐｒｏｇ１
（ａ）が最初にＣＰＵ１ａ上で実行され、タイムスライ
スの時間が来るか、あるいはその他の理由で、一度実行
を休止され、ＣＰＵ１ａ上では他のプログラムが実行さ
れ、Ｐｒｏｇ１（ａ）はＣＰＵが空くのを待っている状
態になり、その後、他のＣＰＵ１ｂが空いたため、ＣＰ
Ｕ１ｂ上で再びＰｒｏｇ１（ａ）の実行を再開する場合
を例にして、図３と図４の従来例の動作を説明する。

【０００５】図２の従来例の場合、ＣＰＵ１ａ上でＰｒ
ｏｇ１（ａ）の実行が開始されると、Ｐｒｏｇ１（ａ）
のデータはローカルデータも共有データも共有メモリ２
上に記憶される。このとき、ＣＰＵ１ａが必要なデータ
をアクセスする場合、そのデータがローカルデータであ
っても、共有データであっても、ＣＰＵ１ａは制御信号
バス３ｂにバス要求信号を出す。バス制御回路４はその
信号を受け取り、他のＣＰＵがアドレスデータバス３ａ
を使っているかどうか調べる。他のＣＰＵがアドレスデ
ータバス３ａを使っていなければバス制御回路４はＣＰ
Ｕ１ａに対してバスの使用許可信号をだす。ＣＰＵ１ａ
はバスの使用許可信号を受け取ると、アドレスデータバ
ス３ａにデータのアドレスを出し、主記憶装置２のデー
タにアクセスする。他のＣＰＵがアドレスデータバス３
ａを使っている場合にはＣＰＵ１ａはアドレスデータバ
ス３ａが空くまで待ち、メモリバス３ａが空いたら、ア
ドレスデータ３ａにデータのアドレスを出し、主記憶装
置２のデータにアクセスする。

【０００６】次にＰｒｏｇ１（ａ）が休止状態に入り、
ＣＰＵ１ａでは他のプログラムが実行され、Ｐｒｏｇ１
（ａ）が空きＣＰＵ待ちの状態になったとする。その
後、ＣＰＵ１ｂが空き、Ｐｒｏｇ１（ａ）がＣＰＵ１ｂ
上での実行権を得、ＣＰＵ１ｂ上で実行を再開した場合
のＣＰＵ１ｂのメモリアクセスは、Ｐｒｏｇ１（ａ）の
データはすべて共有メモリ上にあるので、実行を休止す
る前と同様に行なわれる。図２の従来例では全てのデー
タを共有メモリ２上に記憶していて、全てのＣＰＵが全
てのデータを一つの共有メモリからアクセスするため、
アドレスデータバスの使用頻度が高くなる。そのため、
ＣＰＵの数が増えたり、大量のデータを処理するプログ
ラムを複数のプロセッサで同時に行なうと、アドレスデ
ータバスの転送速度がＣＰＵの実行速度に追い付かなく
なり、ＣＰＵがアドレスデータバスが空くのを待つ時間
が長くなり、効率が悪くなる。

【０００７】図３の従来例はこのような状況を改善する
ために、タスクが固有に使用するローカルデータは各Ｃ
ＰＵに接続されたローカルメモリに記憶させ、アドレス
データバスを使わずにアクセスできるようにし、タスク
間で共通に使用するデータのみを共有メモリ２に置くこ
とによって、アドレスデータバスの使用頻度を少なくす
るものである。

【０００８】図３の従来例の場合の動作を説明する。Ｃ
ＰＵ１ａ上でＰｒｏｇ１（ａ）の実行が開始されると、
Ｐｒｏｇ１（ａ）のデータがローカルデータはＣＰＵ１
ａに隣接して設けられた共有メモリ５ａ上に記憶され、
共有データは共有メモリ２上に記憶される。このとき、
ＣＰＵ１ａが必要なデータをアクセスする場合、そのデ
ータがローカルデータならば、ローカルメモリ５ａから
直接データをアクセスし、アクセスするデータが共有デ
ータならば、ＣＰＵ１ａは制御信号バス３ｂにバス要求
信号を出す。バス制御回路４はその信号を受け取り、他
のＣＰＵがアドレスデータバス３ａを使っているかどう
か調べる。他のＣＰＵがアドレスデータバス３ａを使っ
ていなければバス制御回路４はＣＰＵ１ａに対してバス
の使用許可信号をだす。ＣＰＵ１ａはバスの使用許可信
号を受け取ると、アドレスデータバス３ａにデータのア
ドレスを出し、主記憶装置２のデータにアクセスする。
他のＣＰＵがアドレスデータバス３ａを使っている場合
にはＣＰＵ１ａはアドレスデータバス３ａが空くまで待
ち、アドレスデータバス３ａが空いたら、アドレスデー
タバス３ａにデータのアドレスを出し、主記憶装置２の
データにアクセスする。

【０００９】次にＰｒｏｇ１（ａ）が休止状態に入り、
ＣＰＵ１ａでは他のプログラムが実行され、Ｐｒｏｇ１
（ａ）が空きＣＰＵ待ちの状態になったとする。その
後、ＣＰＵ１ｂが空き、Ｐｒｏｇ１（ａ）がＣＰＵ１ｂ
上での実行権を得、ＣＰＵ１ｂ上で実行を再開した場合
のＣＰＵ１ｂのメモリアクセスは、共有データに関して
は共有メモリ２上に記憶されているため、実行を休止す
る前と同様に行なわれる。しかし、ローカルデータにア
クセスする場合は、Ｐｒｏｇ１（ａ）のローカルデータ
は実行を休止する前に実行されていたＣＰＵ１ａに接続
されたローカルメモリ５ａ上に記憶されているため、Ｃ
ＰＵ１ｂが空いた場合でもＰｒｏｇ１（ａ）はＣＰＵ１
ａが空くまで待ち続ける。そして、ＣＰＵ１ａが空いた
らＣＰＵ１ａ上で実行を再開して、ローカルメモリ５ａ
からデータをアクセスするか、あるいは、ＣＰＵ１ｂで
実行を再開し、ローカルメモリ５ａから、ローカルメモ
リ５ｂにデータを転送してから、ローカルメモリ５ｂ上
のメモリにアクセスする。

【００１０】

【発明が解決しようとする課題】従来の、マルチプロセ
ッサシステムにおけるメモリアクセス装置は以上のよう
に構成されているので、図２の従来例の場合、主記憶装
置２へのアクセスがそれほど頻繁に起らないときはアド
レスデータバス３ａを他のＣＰＵが使っていない確率の
方が高い。このためメモリバスの使用許可を得るために
待たされることはあまりない。しかし、ＣＰＵの数が多
い場合や、複数のＣＰＵが速に大量のデータを処理する
ような場合には主記憶装置２に対するアクセスが頻繁に
起るため、アドレスデータバス３ａの使用頻度が高くな
る。このためメモリバスの使用許可を得るために待たさ
れる確率が高くなり、性能が低下するという課題があっ
た。

【００１１】また、図３の従来例の場合、ローカルなデ
ータをプロセッサのローカルメモリにおくことにより、
図２の従来例よりはアドレスデータバスの使用頻度を押
えることができる。しかし、タイムシェアリングシステ
ムにおいては、一度休止したタスクが再実行される時
に、休止前に使用していたローカルデータが記憶されて
いるプロセッサでしか再実行できない場合は、たとえ他
のプロセッサが稼動できる状態でも、もとのプロセッサ
が空くまで待ち続けなければならず、プロセッサの負荷
に偏りができて効率が悪くなる。また、一度休止したタ
スクが再実行される時に、休止前に使用していたローカ
ルデータが記憶されているプロセッサ以外でも実行でき
る場合でも、休止する前に実行されていたプロセッサの
ローカルメモリから再実行するプロセッサのローカルメ
モリへデータをコピーする必要が生じるため、効率が悪
くなるという課題があった。

【００１２】この発明は上記のような課題を解消するた
めになされたもので、タイムシェアリングシステムで動
作するマルチプロセッサシステム上で、並列処理を行う
時に、メモリバスの負荷を軽減し、各プロセッサの負荷
の偏りや、ローカルメモリ間のデータの転送をなくし、
効率の良いメモリアクセスが可能な装置を得ることを目
的とする。

【００１３】

【課題を解決するための手段】この発明に係るメモリ制
御装置は、プロセッサが共有する主記憶装置と、各プロ
セッサと主記憶装置とを結ぶデータバス１の他に、各プ
ロセッサがそれぞれアクセスするローカルデータ用メモ
リと、各プロセッサとローカルデータ用メモリとを結ぶ
別の複数のデータバス２を設け、プロセッサ間で共通に
使用する共有データは主記憶装置に、各プロセッサがも
っぱら使用するデータはローカルデータ用メモリに記憶
し、さらにこのローカルデータ用メモリは各プロセッサ
からアクセスできる構成とした。

【００１４】

【作用】この発明におけるメモリ制御装置は、各プロセ
ッサが共有データをアクセスする時はそのために設けら
れた主記憶装置をアクセスし、各プロセッサがもっぱら
使用するデータをアクセスする時はローカルデータ用メ
モリを別のデータバス２経由でアクセスするよう制御す
る。

【００１５】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１は、この発明の一実施例を示す構成図であ
る。図１において、１ａ、１ｂ、１ｃ、１ｄはそれぞれ
ＣＰＵを示し、２ａ、２ｂは主記憶装置であり、２ｂは
多重ポートメモリで構成されている。主記憶装置２ａに
は共有データ、多重ポートメモリ２ｂにはローカルデー
タが記憶される。３ａは、ＣＰＵ１ａ、１ｂ、１ｃ、１
ｄと主記憶装置２ａとの間でデータ及び、アドレスの転
送を行なうアドレスデータバスである。３ｂは、ＣＰＵ
１ａ、１ｂ、１ｃ、１ｄとバス制御回路４との間でバス
の獲得のための制御信号の転送をする制御信号バスであ
る。３ｃは、ＣＰＵ１ａ、１ｂ、１ｃ、１ｄと主記憶装
置２ｂとの間でデータ及び、アドレスの転送を行なうた
めに新らしく設けたアドレスデータバスであり、３は、
アドレスデータバス３ａ、３ｃと制御信号バス３ｂから
なるメモリバスを表している。また４は、どのＣＰＵが
アドレスデータバス３ａを使うかを制御するバス制御回
路である。

【００１６】多重ポートメモリは複数のメモリポートを
持ち、複数のメモリバスと接続できる。そしてその構造
上からも、メモリからの読出しはすべてのメモリバスか
ら同時読出しが出来る。メモリへの書き込みは、それぞ
れのメモリバスから異なるアドレスへの同時書き込みは
可能である。勿論、同じメモリアドレスに同時に書き込
みは出来ず、どれかのメモリバスから選択して書き込む
ことになる。本発明においては、図１の接続となってい
て、それぞれのローカルメモリへの書き込みは異なるア
ドレスであり、読み出しはプログラム毎なので、異なる
プロセッサが異なるバスを使って同時に読出すことはな
く、あるプログラムについてはどれか一つのプロセッサ
からのアクセスしかない。このように、多重ポートメモ
リは複数のプロセッサの保護のもとに、それぞれのアド
レス領域を参照することが出来る。

【００１７】つぎに動作について説明する。この発明に
おけるメモリ制御装置は主記憶装置を２個設け、１つの
主記憶装置２ａにはプロセッサ間で共通に使用する共有
データのみをアクセスさせ、もう１つの主記憶装置２ｂ
は多重ポートメモリで構成され、各プロセッサが固有に
使うローカルデータのみをアクセスするように制御す
る。動作例として、従来例の説明とおなじ場合を説明す
る。即ち、Ｐｒｏｇ１（ａ）が最初にＣＰＵ１ａ上で実
行され、タイムシェアリングの時間が来るか、あるいは
その他の理由で、一度実行を休止し、空いているＣＰＵ
待ちの状態になる。ついで、ＣＰＵ１ａ上では他のプロ
グラムが実行され、次に他のＣＰＵ１ｂが空いたため、
ＣＰＵ１ｂ上で再びＰｒｏｇ１（ａ）の実行を再開する
場合について説明する。

【００１８】この場合、データが共有データの場合は、
ＣＰＵ１ａは制御信号バス３ｂにバス要求信号を出す。
バス制御回路４はその信号を受け取り、他のＣＰＵがア
ドレスデータバス３ａを使っているかどうか調べる。他
のＣＰＵがアドレスデータバス３ａを使っていなければ
バス制御回路４はＣＰＵ１ａに対してバスの使用許可信
号をだす。ＣＰＵ１ａはバスの使用許可信号を受け取る
と、アドレスデータバス３ａにデータのアドレスを出
し、主記憶装置２ａのデータにアクセスする。他のＣＰ
Ｕがアドレスデータバス３ａを使っている場合には、Ｃ
ＰＵ１ａはアドレスデータバス３ａが空くまで待つ。ア
ドレスデータバス３ａが空いたら、アドレスデータバス
３ａにデータのアドレスを出し、主記憶装置２ａのデー
タにアクセスする。

【００１９】アクセスするデータがローカルデータの場
合は、メモリとバスが共有データの場合と異なってい
る。しかも、ローカルデータを置いてある主記憶装置２
ｂは多重ポートメモリで構成されているので、アドレス
データバス３ｃの空きを調べることなく多重ポートメモ
リ２ｂにアクセスする。次にＰｒｏｇ（ａ）が休止状態
に入り、ＣＰＵ１ａでは他のプログラムが実行され、Ｐ
ｒｏｇ１（ａ）が空きＣＰＵ待ちの状態になったとす
る。その後、ＣＰＵ１ｂが空き、Ｐｒｏｇ１（ａ）がＣ
ＰＵ１ｂ上での実行権を得、ＣＰＵ１ｂ上で実行を再開
した場合のＣＰＵ１ｂのメモリアクセスは、Ｐｒｏｇ１
（ａ）のデータはローカルデータも共有データもすべて
のＣＰＵから対等にアクセスできる主記憶装置２ａ、多
重ポートメモリ２ｂ上にあるので、ＣＰＵ１ａの動作と
は関係なく、実行を休止する前と同様に行なわれる。つ
まり、バスの使用頻度が抑えられ、かつローカルデータ
のメモリアクセスとＣＰＵとの関係の制約がないので処
理時間に待ちがなくなり、演算が速くなる。

【００２０】実施例２．上記実施例ではＣＰＵ数が４つ
のマルチプロセッサ構成で、主記憶装置の分割数を２つ
にした場合の例を示したが、ＣＰＵ数が５つ以上の場合
でも、同様のシステム構成で本発明が提示した機能を有
することが出来る。

【００２１】実施例３．また、上記実施例ではローカル
データを置くメモリ装置に、マルチポートメモリを使用
したが、これを通常のシングルポートのメモリに置き換
えても、効率はある程度低下するが、同様の機能をもた
せることができる。この場合には、メモリバス２は１本
であるので、バス使用権の確立のためにメモリバス１と
同様の操作が必要である。この動作は共有データとメモ
リバス１の関係の部分で既に述べたのでここでは省略す
る。ローカルデータ用メモリに通常の主記憶装置と同様
構成のシングルポートのメモリを用いた場合は、バス占
有の制約だけがはたらき、プロセッサの制約は多重ポー
トメモリの場合と同様にない。

【００２２】実施例４．また、上記実施例では主記憶装
置の数を２つとしたが、主記憶装置の数を３つ以上にし
て、そのうちいくつかを共有メモリを置くための主記憶
装置として使い、残りをローカルメモリを記憶するため
の記憶装置として使うこともできる。

【００２３】

【発明の効果】以上のようにこの発明によれば、各プロ
セッサが共有する主記憶装置と、プロセッサと主記憶装
置を結ぶデータバス１の他に、各プロセッサがそれぞれ
アクセスするローカルデータ用メモリと、各プロセッサ
とローカルデータ用メモリを結ぶ別のデータバス２を設
け、データによりアクセスする領域を分けたので、効率
の良いデータアクセスが可能となり、処理時間が短縮さ
れる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例を示す構成図である。

【図２】従来のマルチプロセッサ・システムのメモリ制
御装置の構成図である。

【図３】従来のマルチプロセッサ・システムの他のメモ
リ制御装置の構成図である。

【符号の説明】

１ａ、１ｂ、１ｃ、１ｄＣＰＵ２ａ主記憶装置２ｂローカルデータ用メモリ３ａデータバス１３ｂデータバス２

Claims

【特許請求の範囲】【請求項１】複数のプロセッサが共有する主記憶装置
と、上記複数のプロセッサと主記憶装置を結ぶ共通のデータ
バス１と、上記各プロセッサがそれぞれにアクセスするローカルデ
ータ用メモリと、上記各プロセッサと上記ローカルデータ用メモリを結ぶ
上記データバス１とは別の複数のデータバス２とを設
け、複数のプロセッサ間で共通に使用する共通データはデー
タバス１経由で上記共有する主記憶装置に、各プロセッサがもっぱら使用するデータはデータバス２
経由で対応する上記ローカルデータ用メモリにアクセス
させる手段を備えたメモリ制御装置。