JPH0323028B2 - - Google Patents

Description

【発明の詳細な説明】 発明の背景および概要 この発明は２つの入力信号のうちいずれか先に
到着した信号を優先する先着優先回路に関する。

この発明は、たとえば２対の通信ラインに常に
同一の信号が伝送されているような通信システム
において、一方の信号のみを選択的に取込むよう
な場合に好適な先着優先回路を提供するものであ
る。

この発明による先着優先回路は、２つの入力端
子にそれぞれ接続され、ゲート回路として働く第
１および第２の双安定回路、２つの入力端子の入
力信号のうち先に到着した信号を判別する先着判
別回路、上記第１、第２の双安定回路および先着
判別回路を制御するためのゲート制御回路として
働く第３および第４の双安定回路、一定周期のク
ロツク・パルスを出力するシステム・クロツク発
生回路、OR回路、ならびに送信制御および初期
リセツト回路から構成されている。

上記第１の双安定回路は一方の入力端子の入力
信号をクロツク・パルスに同期して通過させるも
のであり、上記第２の双安定回路は他方の入力端
子から上記先着判別回路を経て入力する信号をク
ロツク・パルスに同期して通過させるものであ
り、上記OR回路は上記第１および第２の双安定
回路のいずれか一方を通過した入力信号を受信信
号として出力するものである。

上記第３の双安定回路は上記第１の双安定回路
を経て入力信号が与えられたときに一方の安定状
態から他方の安定状態になり、その出力によつて
上記第２の双安定回路をデイスエーブル状態とす
るものであり、上記第４の双安定回路は上記第２
の双安定回路を経て入力する信号が与えられたと
きに一方の安定状態から他方の安定状態になり、
その出力によつて上記第１の双安定回路をデイス
エーブル状態とするものである。

上記先着判別回路は、上記一方の入力端子の入
力信号と上記第４の双安定回路の出力信号によつ
て制御されるゲート回路を含み、このゲート回路
は、上記一方の入力端子の入力信号よりも早く到
達した上記他方の入力端子の入力信号の通過を許
し、これにより他方の安定状態となつた上記第４
の双安定回路の出力信号によつて上記一方の入力
端子の入力信号の有無にかかわらずイネーブル状
態を維持し、上記他方の入力端子の入力信号より
も早くまたは同時に到着した上記一方の入力端子
の入力信号によつてデイスエーブル状態となつて
上記他方の入力端子の入力信号の通過を禁止す
る。

上記送信制御および初期リセツト回路には上記
受信信号が与えられ、この回路は上記受信信号が
入力した時点からその受信信号の停止後一定時間
が経過するまでの間送信不可信号を出力するとと
もに、受信信号の停止後一定時間が経過したとき
に上記第３および第４の双安定回路に初期リセツ
ト信号を与えこれらの双安定回路を一方の安定状
態に戻す。

このような先着優先回路は、たとえば２つの受
信端子を備え、これらの受信端子に同一の信号が
受信され、かつ一般には２つの受信信号の到着時
間が若干異なるような通信制御装置に適用され
る。そのような場合にこの発明による先着優先回
路を用いると、先に到着した信号が先着判別回路
で判別され、対応する第１または第２双安定回路
およびOR回路を経て取込まれるとともに、後に
到着した信号は対応する第３または第４双安定回
路の出力信号によつて第２または第１双安定回路
がデイスエーブル状態になることにより入力が禁
止される。２つの受信信号が同時に到着した場合
にもあらかじめ定められた一方の入力信号が優先
的に受入れられかつ他方の入力が禁止される。そ
して、受信信号が停止したのち一定時間が経過す
ると送信制御および初期リセツト回路によつて第
３および第４双安定回路が初期リセツトされるの
で、元の状態に戻り、次の入力信号が受入れ可能
となる。さらに、受信信号が入力している間は送
信制御および初期リセツト回路から送信不可信号
が出力されるので、上記の通信制御装置からの信
号の送出が禁止され、同一ライン上に入力信号と
出力信号とが混在するような状態が防止される。

この発明は、上述のような通信システムのみな
らず、たとえば割込信号の先着優先などにも適用
することができる。

以下、この発明を２対の送受信ラインにより構
成された通信システムにおける通信制御装置に適
用した実施例について詳述する。

実施例の説明 この実施例は、通信ラインとして光フアイバが
用いられた光通信システムに関するものであり、
通信方式には全二重通信方式が採用されている。

第１図において、複数の装置１０は光通信ライ
ンによりループ状に接続されている。しかも、各
装置１０の通信制御装置１１には、２対の送、受
信端子Ｔ，Ｒが設けられ、これらに２対の送受信
ラインＡ，Ｂが接続されている。送受信ライン
Ａ，Ｂのいずれも送信ラインと受信ラインとから
構成され、通信ループ上において隣りあう他の装
置１０にそれぞれ接続されている。複数の装置１
０のうちのいずれか１つを中心的な装置（以下、
便宜上中央装置と呼ぶ）としてもよい。この場合
には、起動方式として中央装置が主導権をもつポ
ーリング・セレクテイング方式を採用することが
できよう。もちろん、すべての装置１０がすべて
平等の交信権をもつようにしてもよいし、各装置
１０の交信権に適当な優先順位をあらかじめ割当
てるようにすることもできよう。

いずれにしても、送受信ラインＡとＢとには常
に同一電文（データ）が伝送されている。このよ
うに同一電文が２対の送受信ラインＡ，Ｂを用い
て送られているので、送受信ラインのどこか１箇
所で故障が発生しても各装置１０または中央装置
は他のすべての装置１０と交信が可能である。ま
た通信制御装置１１のいずれかが故障してもその
装置１０を除く他のすべての装置は相互にまたは
中央装置と正常に交信を行なうことが可能であ
る。さらに、装置１０相互間でまたは中央装置と
他の装置との間で交信が行なわれているときにお
いても、任意の装置１０または送受信ラインの修
理が可能であり、任意の装置１０のループからの
除去または新たな装置１０のループへの加入を行
なうことができる。

第２図は、通信制御装置１１の構成の概要を示
している。２対の送受信ラインＡ，Ｂには常に同
一の電文が伝送されているが、ラインＡから送ら
れてきた電文とラインＢから送られてきた電文と
が通信制御装置に到着する時間には一般にわずか
ながらずれが生じるので、両電文を単純に重畳す
ると電文のデータが変化するおそれがある。この
問題に対処するために通信制御装置１１には先着
優先回路２３が設けられている。先着優先回路２
３の構成については後に詳述する。

装置１０のCPU等からの送信信号（電文）は
電気／光（Ｅ／Ｏ）変換回路２１Ａ，２１Ｂに送
られ、これらの回路２１Ａ，２１Ｂで光信号に変
換されたのち、それぞれラインＡ，Ｂの送信ライ
ンに同時に送出される。

ラインＡの光／電気（Ｏ／Ｅ）変換回路２２Ａ
に入力した光信号は電気信号に変換されて先着優
先回路２３に送られるとともに、ラインＢのＥ／
Ｏ変換回路２１Ｂに送られ光信号としてラインＢ
の送信ラインに送出される。また、ラインＢの
Ｏ／Ｅ変換回路２２Ｂに受信された光信号は電気
信号に変換されて先着優先回路２３に送られると
ともに、Ｅ／Ｏ変換回路２１Ａで光信号に変換さ
れラインＡの送信ラインに送出される。このよう
にして、ラインＡから受信された信号はただちに
ラインＢの送信ラインに送出され、ラインＢから
受信された信号はただちにラインＡの送信ライン
に送出されることにより、二重のループ通信が達
成される。受信された光信号は一旦電気信号に変
換され、さらに光信号に変換されて送信ラインに
送出されるので、Ｏ／Ｅ，Ｅ／Ｏ変換回路が一種
の中継装置の役割を果たし、ループ通信ラインが
全体としてかなり長くても光フアイバによる光信
号の減衰という問題を考慮する必要はない。ま
た、先着優先回路２３がたとえ故障したとして
も、Ｏ／Ｅ変換回路が受信した信号はＥ／Ｏ変換
回路に送られて送信ラインに送出されるので通信
ループが遮断されることはない。

Ｏ／Ｅ変換回路２２Ａ，２２Ｂで信号が受信さ
れ先着優先回路２３に入力すると、この回路２３
は両回路２２Ａ，２２Ｂから入力する信号のうち
どちらが時間的に早いかを判定し、早い方の信号
を受信信号ｉとして出力する。遅い方の信号はこ
の回路２３を通過することが禁止される。また先
着優先回路２３は、信号を受信している間、送信
不可信号ｊを出力する。この送信不可信号ｊは装
置１０のCPUに送られ、これにもとづいてCPU
は送信可能信号ｊが入力している間、送信信号の
送出を止める。送信信号は上述のようにＥ／Ｏ変
換回路２１Ａ，２１Ｂに送られるので、受信信号
があるときには、Ｏ／Ｅ変換回路２２Ａ，２２Ｂ
から回路２１Ａ，２１Ｂに送られる受信信号と重
畳されてしまうからである。後に分るように、
Ｏ／Ｅ変換回路２２Ａ，２２Ｂに同時に信号が入
力した場合にはラインＡの信号が優先される。

第３図は先着優先回路２３の詳細を、第４図は
その動作をそれぞれ示している。第３図におい
て、ラインＡのＯ／Ｅ変換回路２２Ａの出力信号
ａはＤフリツプフロツプ（ゲート回路）３１Ａの
データ入力端子Ｄに入力するとともに、先着判別
回路３６に送られる。ラインＢのＯ／Ｅ変換回路
２２Ｂの出力信号ｂは先着判別回路３６を経て信
号ｂ１としてＤフリツプフロツプ（ゲート回路）
３１Ｂに入力する。これらのＤフリツプフロツプ
３１Ａ，３１Ｂの出力信号（非反転出力）ｃ，ｄ
はOR回路３３を経て受信信号ｉとなる。後述す
るように、出力信号ｃとｄは同時に出力されるこ
とはない。先着判別回路３６は、信号ｂの入力が
信号ａの入力よりもクロツク・パルスｇの１周期
以上早ければ信号ｂを通過させ、それ以外の場合
には信号ｂの通過を禁止するものである。

Ｄフリツプフロツプ３１Ａ，３１ＢはJKフリ
ツプフロツプ（ゲート制御回路）３２Ｂ，３２Ａ
によつて制御される。Ｄフリツプフロツプ３１
Ａ，３１Ｂの出力信号ｃ，ｄはJKフリツプフロ
ツプ３２Ａ，３２Ｂの入力端子Ｊにもそれぞれ入
力する。JKフリツプフロツプ３２Ａの反転出力
ＱはＤフリツプフロツプ３１Ｂの強制リセツト端
子Ｒに、JKフリツプフロツプ３２Ｂの反転出力
ＱはＤフリツプフロツプ３１Ａの強制リセツト端
子Ｒにそれぞれ送られている。これらのＤフリツ
プフロツプ３１Ａ，３１Ｂは、常時は、クロツク
入力端子Ｔに入力するクロツク・パルスｇに同期
して入力信号ａ，ｂ１をそれぞれ通過させうる状
態にある。しかしながら、入力信号ｃによつて
JKフリツプフロツプ３２Ａがセツトされると、
その反転出力がＬレベルになるので、Ｄフリツ
プフロツプ３１Ｂは強制的にリセツトされ、入力
信号ｂ１の通過を禁止する。逆に入力信号ｂ１に
よつてJKフリツプフロツプ３２Ｂがセツトされ
ると、その反転出力がＬレベルになつてＤフリ
ツプフロツプ３２Ａは強制的にリセツトされ、入
力信号ａの通過が禁止される。

送信制御および初期リセツト回路３４は２つの
機能をもつている。この回路３４には受信信号ｉ
が入力しており、回路３４は受信信号ｉの入力が
停止してから一定時間ｔを計時する。そして、受
信信号ｉが再び入力することなく一定時間ｔが経
過したときに、回路３４はＬレベルの初期リセツ
ト・パルスｈを出力する。このパルスｈによつて
JKフリツプフロツプ３２Ａ，３２Ｂは強制リセ
ツトされる。また、受信信号ｉが入力した時点か
ら上記の一定時間ｔが経過するまでの間、回路３
４からはＬレベルの送信不可信号ｊが出力され
る。システム・クロツク発生回路３５は一連のク
ロツク・パルスｇを出力するものであり、このク
ロツク・パルスｇは、Ｄフリツプフロツプ３１
Ａ，３１ＢおよびJKフリツプフロツプ３２Ａ，
３２Ｂのクロツク入力端子Ｔに入力している。

第４図において、クロツク・パルスｇの周期は
かなり拡大されて示されている。また信号ａ，
ｂ，ｂ１，ｃ，ｄおよびｉはこれらの信号が表わ
すデータに応じて実際には反転を繰返している
が、第４図においては一律にＨレベルとして表現
されている。第４図は、ラインＡの信号ａの方
がラインＢの信号ｂよりも早く到着した場合を示
している。同は信号ｂの方が信号ａよりも早く
到着した場合を、同は両信号ａ，ｂが同時に到
着した場合をそれぞれ示している。

先着判別回路３６のAND回路３７の一方の入
力端子にはJKフリツプフロツプ３２Ｂの反転出
力端子の出力信号ｅが、他方の入力端子には信
号ａが入力するようになつている。AND回路３
７の出力はNAND回路３９の一方の入力端子に
導かれ、このNAND回路の他方の入力端子には、
NOT回路３８で反転されたラインＢの信号ｂが
入力するようになつている。初期状態ではJKフ
リツプフロツプ３２Ｂは初期リセツトされている
から信号ｅはＨレベルである。したがつて、信号
ａ、（Ｈレベル）が入力するとAND回路３７の出
力はＨレベルになる。このＨレベル出力は
NAND回路３９の一方の入力端子に送られるか
ら、NAND回路３９はそのゲートを閉じた状態
となり、信号ｂの通過が禁止される。したがつ
て、信号ａが信号ｂと同時かまたは信号ｂよりも
早く到着した場合には、信号ｂはこの先着判別回
路３６を通過できない（第４図，、とくに
参照）。

信号ａがＤフリツプフロツプ３１Ａに入力する
と、クロツク・パルスｇの立上りの時点からこの
信号ａはＤフリツプフロツプ３１Ａを通過して
（信号ｃ）OR回路３３を経て受信信号ｉになる
とともに、JKフリツプフロツプ３２Ａの入力端
子Ｊに入力する。クロツク・パルスｇの立下りに
よつてJKフリツプフロツプ３２Ａがセツトされ
るのでその反転出力はＬレベルになる。このＬ
レベルの信号はJKフリツプフロツプ３２Ａの入
力端子Ｋにフイードバツクされるので、JKフリ
ツプフロツプ３２Ａはセツト状態に保持される。

JKフリツプフロツプ３２Ａの反転出力端子
のＬレベルの信号ｆは、Ｄフリツプフロツプ３１
Ｂの強制リセツト端子Ｒに入力するので、Ｄフリ
ツプフロツプ３１ＢはこのＬレベルの信号ｆによ
つて強制的にリセツトされる。したがつてＤフリ
ツプフロツプ３１Ｂの非反転出力端子Ｑの出力ｄ
はＬレベルに保持され、JKフリツプフロツプ３
２Ｂもリセツトされた状態に保持され、信号ａが
入力している間はNAND回路３９もそのゲート
を閉じたままである。初期リセツト回路３４によ
つてJKフリツプフロツプ３２Ａが初期リセツト
されるまでこの信号ｆはＬレベルに保持されるの
で、信号ａが停止してたとえNAND回路３９の
ゲートが開いて信号ｂがこの回路３９を通過して
も（信号ｂ１）、Ｄフリツプフロツプ３１Ｂがセ
ツトされることはない。信号ｆは、ラインＢの信
号ｂ１がＤフリツプフロツプ３１Ｂを通過するの
を禁止するラインＡ優先信号である（第４図，
参照）。

信号ｂの方が信号ａよりも先に先着判別回路３
６に到着した場合には、AND回路３７の一方の
入力信号ｅがＨレベルであつても他方の入力信号
ａがＬレベルであるから、AND回路３７の出力
はＬレベルであり、信号ｂはNAND回路３９を
通過する。信号ｂはNOT回路３８で反転されさ
らにNAND回路３９で反転されるので、NAND
回路３９の出力信号ｂ１と信号ｂとは同形であ
る。Ｄフリツプフロツプ３１Ｂのデータ入力端子
Ｄに入力する信号ｂ１は、クロツク・パルスｇの
立上りの時点からこのＤフリツプフロツプ３１Ｂ
を通過し、信号ｄとなり、さらにOR回路３３を
経て受信信号ｉとなる。信号ｄはJKフリツプフ
ロツプ３２Ｂの入力端子Ｊにも入力するので、ク
ロツク・パルスｇの立下りによつてJKフリツプ
フロツプ３２Ｂはセツトされる。このJKフリツ
プフロツプ３２Ｂの反転出力端子の出力ｅはＬ
レベルになり、Ｄフリツプフロツプ３１Ａの強制
リセツト端子Ｒに入力する。したがつて、この
後、信号ａが入力してもＤフリツプフロツプ３１
Ａはリセツト状態に保持され、入力信号ａはこの
Ｄフリツプフロツプ３１Ａを通過できない。信号
ｅはラインＢ優先信号である（第４図参照）。

JKフリツプフロツプ３２Ｂがセツトされて信
号ｅがＬレベルになると、信号ａの有無にかかわ
らずAND回路３７の出力はＬレベルに保持され
続けるから、NAND回路３９のゲートは開いた
ままであり、入力信号ｂはNAND回路３９を通
過することができる。

信号ｂが信号ａよりもわずかに早く到着した場
合であつても、この時間差の間にクロツク・パル
スｇが立上つてかつ立下がらなければ、ラインＢ
優先信号（Ｌレベル）ｅが出力される前に
NAND回路３９のゲートが信号ａにより閉じて
しまうので、ラインＡの信号ａが優先されること
になる。

【図面の簡単な説明】

第１図は複数の装置間の通信システムを示すブ
ロツク図、第２図は通信制御装置を示すブロツク
図、第３図は先着優先回路を示すブロツク図、第
４図は先着優先回路の動作を示すタイム・チヤー
トである。 ２３……先着優先回路、３１Ａ，３１Ｂ……Ｄ
フリツプフロツプ（ゲート回路）、３２Ａ，３２
Ｂ……JKフリツプフロツプ（ゲート制御回路）、
３４……送信制御および初期リセツト回路、３６
……先着判別回路。

Claims (1)

1. 【特許請求の範囲】 １ ２つの入力端子にそれぞれ接続され、ゲート
   回路として働く第１および第２の双安定回路３１
   Ａ，３１Ｂ、 ２つの入力端子の入力信号のうち先に到着した
   信号を判別する先着判別回路３６、 上記第１、第２の双安定回路および先着判別回
   路を制御するためのゲート制御回路として働く第
   ３および第４の双安定回路３２Ａ，３２Ｂ、 一定周期のクロツク・パルスを出力するシステ
   ム・クロツク発生回路３５、 OR回路３３、ならびに 送信制御および初期リセツト回路３４から構成
   され、 上記第１の双安定回路３１Ａは一方の入力端子
   の入力信号をクロツク・パルスに同期して通過さ
   せるものであり、 上記第２の双安定回路３１Ｂは他方の入力端子
   から上記先着判別回路を経て入力する信号をクロ
   ツク・パルスに同期して通過させるものであり、 上記OR回路３３は上記第１および第２の双安
   定回路のいずれか一方を通過した入力信号を受信
   信号として出力するものであり、 上記第３の双安定回路３２Ａは上記第１の双安
   定回路を経て入力信号が与えられたときに一方の
   安定状態から他方の安定状態になり、その出力に
   よつて上記第２の双安定回路をデイスエーブル状
   態とするものであり、 上記第４の双安定回路３２Ｂは上記第２の双安
   定回路を経て入力する信号が与えられたときに一
   方の安定状態から他方の安定状態になり、その出
   力によつて上記第１の双安定回路をデイスエーブ
   ル状態とするものであり、 上記先着判別回路３６は、上記一方の入力端子
   の入力信号と上記第４の双安定回路の出力信号に
   よつて制御されるゲート回路３７，３９を含み、
   このゲート回路は、上記一方の入力端子の入力信
   号よりも早く到着した上記他方の入力端子の入力
   信号の通過を許し、これにより他方の安定状態と
   なつた上記第４の双安定回路の出力信号によつて
   上記一方の入力端子の入力信号の有無にかかわら
   ずイネーブル状態を維持し、上記他方の入力端子
   の入力信号よりも早くまたは同時に到着した上記
   一方の入力端子の入力信号によつてデイスエーブ
   ル状態となつて上記他方の入力端子の入力信号の
   通過を禁止するものであり、 上記送信制御および初期リセツト回路３４には
   上記受信信号が与えられ、この回路は上記受信信
   号が入力した時点からその受信信号の停止後一定
   時間が経過するまでの間送信不可信号を出力する
   とともに、受信信号の停止後一定時間が経過した
   ときに上記第３および第４の双安定回路に初期リ
   セツト信号を与えこれらの双安定回路を一方の安
   定状態に戻すものである、 先着優先回路。